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想請問,現在有一送01的資料串的數位訊號,但發送端並無CLK,所以用非同步來解碼 因為兩端CLOCK一定不一致,時間長了整個BIT的時脈可能就變了 一般如何做校正呢? -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 111.243.197.98 ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1550505245.A.91D.html
smartbit: 你這個問題無法簡單地回答,花一點時間自己去Google做功 02/19 00:38
smartbit: 課 02/19 00:38
smartbit: 而且你的命題假設太少了 02/19 00:39
smartbit: Google clock recovery or asynchronous receiver timin 02/19 00:41
smartbit: g 02/19 00:41
wildwolf: clock and data recovery (CDR) circuit 02/19 04:49
wildwolf: bit rate, modulation, UART, FSK 02/19 08:29
wildwolf: 上面這些關鍵字先大致了解一下,再描述你的問題清楚一些 02/19 08:29
mmonkeyboyy: async circuit念一念吧.... 02/19 08:36