[問題] Vivado 的Serial問題

[chinsun ()]

嗨大家好
我正在做一個FPGA的小專題
目前的作法是，先在python計算產生資料後（196*196的矩陣）
再貼到verilog電路裡面實現剩下的部份

但是矩陣實在太大板子跑不動（板子是Basys3）
所以想說是不是可以在Python計算完後，將矩陣每行分別傳入板子
板子將結果傳回電腦，再接受下一行的196 bits資料
這樣板子裡需要暫存的空間只要196 bits

我上網查了python 和basys3的Serial作法
但都看不是很明白QQQQ 只有查到Python->終端機，或FPGA->終端機的作法
沒看到合在一起的

本來以為可以這樣：python <---> 終端機 <---> FPGA
但這樣似乎會堵車

請問有人做過類似的事情，或有什麼建議嗎
感謝

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→ ahoyhoy: 每個array cell是幾個bits?
→ chinsun: 每次傳輸是196 bits
推 star99: 用一個FIFO緩衝看看
→ furio: XC7A35T的ram有1.8mb,你才用40kb,應該夠用才對
推 eecheng87: 好奇問個，你在玩pynq嗎
→ chinsun: 沒有QQ滿想試試pynq的，的學長說先用手上的辦在試試
→ chinsun: *板子
推 a95162: 應該是夠吧！你需要的是一個Buffer來Hold值
→ a95162: 另外，我用過PYNQ；不過做好要把ZYNQ弄到很熟，不然PYNQ
→ a95162: 其實沒簡單到哪去～xD