[問題] LDO基本原理

[hipya ()]

不好意思 上網爬了一些介紹LDO的文章

我對於基本原理還是不懂...

我以最基本的PMOS架構來舉例好了

輸出會接回error amplifier的正端 負端接Vref電壓

假設Vout下降了 送回amplifier放大後 代表閘極電壓下降

所以此時PMOS驅動電流變大 然後PMOS的VDS壓降不是應該變更大嗎?

這樣不就導致Vout又會再變更低了?

目前一直卡在這個問題上

另外一個問題是PMOS不能操作在線性歐姆區的理由是什麼呢?

我只看到網路上的說法是閘極電壓會降到0 但也不知道原因

先謝謝各位了!

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→ samm3320: 電流變大Vout會上升喔，PMOS電阻變小
→ samm3320: 你的盲點在於誤以為PMOS電阻是固定的，但實際上電阻受ga
→ samm3320: te電壓控制
→ samm3320: 另外並沒有不能操作在歐姆區這回事
→ samm3320: 電流需求大，面積又要小操作在歐姆區就是不錯的選擇
→ smartbit: 用pmos電阻分析？
→ kameng: MOS G電壓下降>D電壓上升
→ Libbymo: 我的想法拉..試想 當你的Vg下降的時候 Power transistor
→ Libbymo: 需要時間反應 沒辦法瞬間提供那麼大的電流（所以傳統上需
→ Libbymo: 要外部電容幫忙） 此時Vov上升讓Vds降
→ Libbymo: 且電流增大也會使外部負載跨壓上升
→ Libbymo: （初學 有誤請樓下更正..）
→ Libbymo: 此外 通常LDO在未抽載時的mos約Vsg=|Vt| 通常在抽載過程
→ Libbymo: 都會跑到triode 若一開始就讓這個mos全開等於你的Vg小於V
→ Libbymo: dd很多 這樣Vg能跑的範圍理所當然會變小
推 kk123: PMOS 驅動電流變大，再乘以分壓電阻以致於VOUT 上升。
→ blacktea5: 你的盲點是把pmos當成固定阻抗 但實際上ldo壓降是固定
→ blacktea5: 因為負回授。釐清小訊號跟大信號的分別就知道為什麼可
→ blacktea5: 以的話還是操作在sat
噓 hero411349: 為何驅動電流變大，VDS會變大＝ ＝？電流變大乘上下
→ hero411349: 面的電阻不是電壓上升嗎？基本電子學觀念不太OK。如果
→ hero411349: 你要用電阻分壓的概念來看，只有當power mos進入三極
→ hero411349: 管區時才能當作一個阻值，三極管區Vgs變大，等校阻抗
→ hero411349: 值會變得很小如同開關，只會把Vout拉到快VDD而已且無
→ hero411349: 負回授放大功能，