作者a29465071 (GaTaoMa)
看板Electronics
標題[問題] PowerOnReset電路設計問題
時間Sun Sep 22 13:13:56 2019
各位前輩好
小弟剛開始練習Layout
遇到一點瓶頸
https://i.imgur.com/W06BRkj.png
https://i.imgur.com/QFR8P8S.png
在教育部2012年的CIC競賽題目
這題目標是要讓VDD到達最大電位後
VOUT延遲1us輸出電壓
但整個電路左上角的類inverter
我們不太清楚這樣設計的用途是什麼
--
※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.125.44.12 (臺灣)
※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1569129238.A.9FE.html
推 cebelas: I充C 上面那個I是VDD拉起來充C過Threahold後才會開後面 09/22 13:36
→ cebelas: 的第二組I充C 09/22 13:36
→ a29465071: 上面那組的C是？ 我們的理解是PMOS的GS同電位就沒有 09/22 13:50
→ a29465071: 導通，就變得後面都不知道要怎麼去設定MOS的W/L 09/22 13:50
→ samm3320: 為了確保reset所有register的時候，vdd已經足夠高到不會 09/22 18:13
→ samm3320: reset失敗 09/22 18:13
→ smartbit: 那是GD相接 09/22 21:57
→ smartbit: 這個電路大概量產問題很大，看看就好 09/22 21:57