[問題] Converter的電流控制模式中Latch的用意?

[dinex ()]

看了很多文獻還是不太了...
在dc-dc converter中，如果是使用電流控制模式(Current Control Mode)
會使用latch來控制Power MOS的開關(如下圖的SR Latch)
https://images.app.goo.gl/836dixk1qerzB5iJ6
這邊想問的是 為何會想使用SR Latch呢?
畢竟週期是由Clock控制 duty cycle則由vc決定何時關閉Power MOS
那會想使用SR Latch的意義是什麼呢?

先謝謝大家了!


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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 112.104.141.82 (臺灣)
※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1576683707.A.73C.html
推 sma1033: 純靠duty cycle來控制的話一個毛雜訊就會讓你開關跳到死
→ sma1033: 更別說開關自己在切換的時候，自己就會發出電磁雜訊了
→ yugi2567: denounce
謝謝大大 那再請教一下
為何不用遲滯的比較器呢？
畢竟遲滯也是能避免雜訊來回切換
※ 編輯: dinex (223.136.98.227 臺灣), 12/19/2019 11:14:43
→ envy0814: 那你能保證你的遲滯完全沒雜訊嗎
推 ping870224: Debounce用的
→ yugi2567: threshold抓多大
那對SR Latch而言 S或R也可能受雜訊影響被誤判成1吧？不知道我有沒有想錯...
※ 編輯: dinex (223.136.98.227 臺灣), 12/19/2019 13:46:52
推 ping870224: 應該是說Latch就是為了抗雜訊的 接了還有問題那可能你
→ ping870224: 電路雜訊比正常訊號還多了 這樣很有問題   有錯請糾
→ ping870224: 正
推 cebelas: 你可以用其他種方式實現 雜訊的問題可以靠很多方式trade
→ cebelas:  off: 加大Ramp BW放很低 之類的 沒人規定一定要過SR Lat
→ cebelas: ch 如果Const frequency peak current mode 要Latch 濾
→ cebelas: 雜訊 那為什麼CMCOT or RBCOT 甚至Intel FIVR, Dialog pw
→ cebelas: r SiP 這種高速 甚至非定頻的設計都沒過Latch?
推 cebelas: 一個控制的架構有N種實現方式 先了解行為 知道放latch優
→ cebelas: 點是什麼 缺點是什麼 然後定性定量描述 不然書上的架構
→ cebelas: 有時候也是歷史因素留下來的 TI有位大師在2015 ESSCCIRC
→ cebelas:  講power ic時 就提過一堆 他們開發控制架構上留下的歷史
→ cebelas: 因素
推 cebelas: 反過來問 加了latch 不做blanking time 對上橋sensing下
→ cebelas: 來的bouncing noise（不做deQ)誰好誰壞？