推 timmerix: 你把A=B和C=A交換順序看看 03/22 03:24
※ 編輯: pttaaaaaaaaa (114.32.196.174 臺灣), 03/22/2020 04:34:36
→ pttaaaaaaaaa: 我試試看~謝謝 03/22 04:52
各位大大 晚安!!!
最近想把verilog的一小部分用Verilog-a來實現，簡化code如下:
@cross(ck, 1)
begin
if (i=7)
begin
A=B;
C=A;
end
end
結果顯示在一個cycle他就把B丟到C去了，但我想他要的功能是下一個cycle才進去C。
因此想請教各位，verilog-a如果想達到verilog的non-block寫法有對應的寫法嗎?
謝謝
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