推 tkhan: setup檢查下一T, hold檢查當T，你說呢？.. 05/08 08:07
→ wildwolf: google 一下 pulse latch，它的 hold time > setup time 05/08 09:07
→ wildwolf: 一般 DFF， setup time > hold time requirement 05/08 09:08
推 hank821017: 印象中hold來自clk skew，setup來自clk skew+jitter 05/08 19:03
→ hank821017: ，這樣是不是就保證setup>=hold? (for regular DFF) 05/08 19:03
→ hank821017: 啊~這樣好像只代表clk uncertainty對於setup造成的影 05/08 19:20
→ hank821017: 響比較大，沒辦法說最終的setup>=hold 05/08 19:20
→ smartbit: two different things 05/09 11:35
推 exezx: 物理意義不同 不能直接比數字大小 05/11 20:46
推 hallow: 一般都會把hold time設計的很小，甚至到負的都有，不然你 05/19 05:35
→ hallow: 每一級至少要塞一個delay cell來避免timing violation， 05/19 05:35
→ hallow: 但這樣做會浪費很多routing resource 05/19 05:35