[請益] Verilog 語法問題

[wunqq (不要拉)]

各位版上大大及前輩您們好，
問題如下
initial begin
...
...
$finish
 /*finish為什麼有時候要加有時不用？*/
end

想請問在什麼請況下需要加？
感激不盡～



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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 220.143.59.188 (臺灣)
※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1591951711.A.CBB.html
→ da5n299o: 如果在simulator的runtime>$finish前的時間
感謝您～
→ da5n299o: simulator就會因為$finish而停止模擬
※ 編輯: wunqq (220.143.59.188 臺灣), 06/12/2020 19:12:36
推 g1990822: 你想要什麼事情發生時就停止模擬的時候就加
→ g1990822: 像是你在輸入測資測你電路運算錯誤時會停止
→ g1990822: 你就可以加上FINISH
→ g1990822: 或是如一樓所說的 你想要在模擬的時候在特定的時間
→ g1990822: 停止模擬 你也可以加上FINISHI