LVTTL to LVPECL電準位需要注意的地方

[kdjf (我抓得到什麼呢?)]

從規格上可以看出電壓規格夠，電流可能需要上拉電阻補充
從ECL的input stage看起來3.3V到0V會reverse bias input stage BE junction
（應該不會breakdown/stress/影響長期可靠度？)
這個輸入只需要<10kbps的資料，大概沒有junction capacitance/saturation的問題

第一次用到ECL logic，麻煩大家指教了

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※ 編輯: kdjf (211.75.180.193 臺灣), 08/16/2020 12:29:59
→ kdjf: 實驗結果: 不要超過V(IH)，電流似乎倒灌回biasing network,
→ kdjf: 會有未定義行為。V(IL)比較沒差