[問題] Flip flop耗電與clock rate關係？

[fcuk9981 (加價不加蛋)]

假如有兩顆DFF寫法一樣 差別在於clk rate
always@(posedge clk or negedge rst_n)
begin
  if(~rst_n)
    Out <= 1’b0;
  else
     Out <= Out;
end

請問這兩顆的耗電是一樣的嗎？

--
※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 42.72.127.64 (臺灣)
※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1602068472.A.17B.html
推 letitgo02: 不一樣
→ DaveLu: 猜一樣,因為從rst後都沒轉態
→ star99: 合成一下就知道了
推 mmonkeyboyy: rate就不一樣了 ....
所以主要是差別在CLK的power嗎?
對reg來說 0->0 or 1->1不會有power consumption?
※ 編輯: fcuk9981 (123.192.90.230 臺灣), 10/08/2020 00:11:44
推 r901042004: 建議你可以合成然後跑PTPX分析power，趁這個機會了解
→ r901042004: 怎麼使用這個流程
推 r901042004: 你會發現clock在transition的時候FF才會產生power變
→ r901042004: 化，也就是正緣和負緣的時候，這就是為什麼clock ga
→ r901042004: ting可以省很多power的原因，當然clock沒變化FF也會
→ r901042004: 有leakage和static power存在，只是消除了dynamic p
→ r901042004: ower而已
→ mmonkeyboyy: 就算不提 clock rate 的差距  你用的cell也不一定會
→ mmonkeyboyy: 一樣 power 也會不一樣啊@_@~
→ mmonkeyboyy: 要不然我幹嘛做後仿@_@~ 就是後訪會考量實電路情況
→ mmonkeyboyy: 拉要的cell 下去算  當然前在前端也有類似功能
→ mmonkeyboyy: 從code到最後出layout 那還是差蠻多的
→ mmonkeyboyy: 會問這個問題代表沒用過PTPX 用下去他問題會更多
→ mmonkeyboyy: 光問怎麼出dynamic power就可以解釋半天了
→ mmonkeyboyy: 就算沒有變化  但你rate不一樣 可以能你的cell就不一
→ mmonkeyboyy: 樣了  你的static power也會不一樣
不用這麼複雜 我只想知道對reg來說 0->0 or 1->1不會有power consumption?

理論上是會有吧 但report也不會顯示出來
※ 編輯: fcuk9981 (42.72.127.64 臺灣), 10/08/2020 12:45:33
推 weop388: 看std library裡面有沒有clock rate的變數就知道了啊，
→ weop388: 應該就是沒有所以沒差異。但是實際合成出來你的clock tre
→ weop388: e就是在那邊耗電，所以單知道dff有沒有比較耗電好像沒什
→ weop388: 麼意義
推 weop388: 我剛這樣說好像不對，lib裡面定義的就是transition power
→ weop388: ，clock跑比較快toggle rate高自然比較耗電
推 mmonkeyboyy: 因為這個report 不是顯示在那裡....或是你model沒叫
推 samm3320: clock推著寄生電容，頻率越高當然耗電越多呀
推 kkithh: 這顆DFF沒有transition power,只有 leakage跟clock tree p
→ kkithh: ower
→ kkithh: 但有下clock gating則clock tree也不會耗電，只剩leakage
推 kkithh: 應該跟clock rate無關，但我想你要問的是，DFF給不同的clo
→ kkithh: ck rate,就算outpot都不toogle,耗電有差別嗎，當然有，光D
→ kkithh: FF的clock input有不同速度的clock在toogle,在DFF內部造
→ kkithh: 成的功耗就不一樣