[請益] Synthesis遇到的問題

[whales4321 (whales4321)]

請教各位大神，
目前跑合成遇到兩個問題，
1.在電路合成時，若跳出error: unable to open file `^M': in search_path (VER-41)，會是什麼狀況？我已經檢查了好幾次路徑了，確定是對的，但還是不行。
2.吃某個ip 後去跑合成，但會跳出case equality(===) is not supported by synthesis. (VER-189)，這是我吃的ip 有問題嗎？

--
※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 110.26.252.84 (臺灣)
※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1605960017.A.744.html
推 hank821017: 1. windows換行符號造成 應該是你遠端編輯unix的檔案
1.^M消掉了，跑出Error:unable to open file `module',2.ip在合成時不需要吃.v檔嗎？
→ hank821017: 造成 可以用dos2unix解決
→ hank821017: 2. 我猜你用到模擬用behavior verilog model了，通常
→ hank821017: 已經做好的ip直接抓他的db檔進去合成即可
推 samm3320: ^M真的是新人殺手哈哈
※ 編輯: whales4321 (110.26.252.84 臺灣), 11/21/2020 21:25:08
推 mmonkeyboyy: 別用windows 就沒這事了
→ mmonkeyboyy: 2你抓錯檔了
→ mmonkeyboyy: 或你要給flag
推 hank821017: 1.看起來像是讀檔案的時候有東西搞錯了，你要給的是
→ hank821017: 檔案路徑。2.看你用什麼IP, 記憶體類型的話通常是會提
→ hank821017: 供.v/.db/.lib...之類的。.v是拿來給你跑模擬用的，合
→ hank821017: 成的話只需要放.db在searchpath裡面即可。但也有像是m
→ hank821017: 大說的用flag選的.v, 那種就是要去找一下doc看要怎麼
→ hank821017: 設才會對