[問題] 邏輯合成後的電路無延遲

[spurslover (肥宅最後希望)]

不好意思想請教一下各位

目前我將一個已通過testbench 的RTL code 做邏輯合成syn檔案也有順利產生

在我的了解中
應該也就是說有順利合成為logic gate的形式
應該在通過邏輯閘的時候要有延遲產生

但是我在觀察波型檔的時候卻發現沒有延遲跟合成前的電路delay一樣

想請教各位請問這種情況是有可能的嗎？


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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 1.200.180.207 (臺灣)
※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1625413373.A.D4D.html
推 Max112358: 有製程檔嗎？
→ spurslover: 有引入
推 mmonkeyboyy: No
我後來想想可能是在syn檔那邊產生錯誤

想請教各位該如何檢查syn檔的錯誤因為在RTL code部分我確定是正確的

因為syn是直接由dv 那邊產生的實在不知道該如何debug
※ 編輯: spurslover (1.200.180.207 臺灣), 07/05/2021 02:35:10
→ hank821017: 有產生sdf然後貼(annotate)回去嗎
推 tkhan: no specify拿掉,貼sdf,書要看仔細
t大不好意思我不太懂你這句的意思～
因為我目前檢查syn是從xshell 這邊看有沒有warning
※ 編輯: spurslover (1.200.117.132 臺灣), 07/05/2021 13:26:19
推 arron860306: sdf有沒有annotate
一直都有引入
剛剛使用zoom in之後才發現有延遲
在一開始沒有觀察出來
謝謝各位
※ 編輯: spurslover (1.200.117.132 臺灣), 07/05/2021 15:07:16