[問題] 關於via打在mos gate 上的疑問

[andyping (19930905)]

各位前輩好

最近在layout 上遇到一個疑問

mos layout 的結構是active region 長一層gate layer

因為之前建std cell 時我的via有時會打在gate和active region上面

請問這個對於mos來說會有什麼影響嗎？

有聽前輩說這個出點位置盡量避免

因為會造成gate 容易turn on

然而我的drc 都pass

據說是跟cmp製程有關?

想問板上強者提供一些意見 謝謝


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→ wildwolf: 沒什麼影響
→ samm3320: DRC可以就是可以
→ samm3320: 我們家就一直不給，很討厭
推 mmonkeyboyy: 看製程  你不要三明治 或是一根通天柱 都還好
→ mmonkeyboyy: 我忘了在那一個製程我也遇過  @_@
→ outzumin: 從製造觀點容易造成gate metal defect。還會有應力效應
→ outzumin: 。一般會盡量避免
推 skysleep: 應該是overlay問題吧，poly通常要做min.，如果打contact
→ skysleep: ，容易製程上有weak point拉到旁邊再打1c，製程margin比
→ skysleep: 較大
推 tony9211: 通常還是會拉出來 在打contact