[問題] 將pole輸入進閉迴路可能中途產生zero嗎

[WetDreamZZZ (夢中夢)]

各位前輩們好
不好意思上次一直畫錯圖囧
不過也謝謝大家幫忙 後來發現上次表達的不是很清楚
這次還請各位先進繼續幫忙(合十)

https://imgur.com/dpjYDie
上次問的V-to-I
主要是要做這個迴路
右上角的Sense MOS會去Mirror左上角的MOS電流
並利用OP將兩個MOS的Source鎖成一樣
（OP也一樣用單級PMOS輸入）

現在從左上角的G點打入AC訊號
如果看右下角VOUT
會發現在波德圖上出現一個左半平面的zero
https://imgur.com/tt2O3iy
然而他的產生位置
卻反而跟電路左下角VI'的電容大小有關
只是單看VI'的波德圖 卻只有看到pole沒有zero
https://imgur.com/f0GV5tb

想請問這個zero是怎麼產生的？
畢竟VI'的電容在該點只有產生pole
但在Vout卻產生比pole位置更前面的zero
再次謝謝各位了！！！

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→ samm3320: 你VI點的電壓有給嗎
VI是不給電壓 他的電壓是由G點偏壓與負載大小決定
（改叫VI'好了以免產生誤會）
※ 編輯: WetDreamZZZ (106.1.235.210 臺灣), 03/07/2022 20:46:51
→ samm3320: 那個點是電流源充C，沒給會一路充到vdd 吧
→ samm3320: 喔喔看到電阻了
→ samm3320: 你np mos 沒畫錯嗎
沒畫錯喔 內迴路就是用OP+Source Follower在鎖
(所以SF那顆size其實很大)
※ 編輯: WetDreamZZZ (106.1.235.210 臺灣), 03/07/2022 21:25:49
推 deathcustom: 迴授路徑的極點會轉化成轉移函數的零點
不好意思能再說明清楚一點嗎？
畢竟VI'該點沒有在內迴路的回授路徑內...
※ 編輯: WetDreamZZZ (106.1.235.210 臺灣), 03/08/2022 08:47:13
→ blacktea5: 我還是覺得你的圖有問題 你先看dc點再考慮ac
→ blacktea5: 你的方法open loop  但你要看回授斷 用I probe
→ blacktea5: 或大電容大電感 ac 短路 ac斷路
→ blacktea5: 都用replica sf 還要鎖的用意看不出來
→ blacktea5: 你一直糾結於你的極零點 搞不好你連function 都沒對
→ blacktea5: 不過 我看這個好像有點像在做bandgap
謝謝大家的幫忙
拍謝沒說清楚這個是要放在loop裡面
所以才會從G點打入AC看Vout的波德圖 DC點也是沒問題的
後來自行將G到Vout的transfer function寫出來
會發現確實會有個zero產生(頻率在1/RC的位置)
怕複雜可以用理想OP並令Rin=無限大下去推 還是謝謝大家幫忙!!
※ 編輯: WetDreamZZZ (106.1.235.210 臺灣), 03/13/2022 23:55:22