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各位前輩大家好, 小弟現在想要設計一顆類比的LDO, 內部的op我是使用two stage的 (第一級是電流鏡當主動負載的5T放大器, 第二級是使用classA的方式,做法參考Allen大師寫的類比書) 這顆op有跑過ac模擬確定phase margin有大於60度, 接成unity gain buffer也是可以正常運作的, 但是我在op輸出端接上一顆很大的power pmos, 並在pmos的drain端接上回授電阻串、輸出電容(1uF)以及負載電流源(數十mA等級), 並且因為我的power mos選用pmos, 所以我要將參考電壓接在op負輸入端, 回授電壓接在op正輸入端。 在模擬結果圖顯示: 初始負載無論是重載或是無載都是有達到我想要的LDO輸出電壓, 然後一旦切換負載(無論負載多少、也不論是輕轉重亦或是重轉輕), 輸出電壓就會開始振盪, 並且愈振愈大, 看來就是不穩定的現象, 應該這個LDO是正回授的模式了。 這裡想要請教各位, 請問有關於這個現象能給小弟一些意見嗎? 或是可否告知小弟可以去哪裡看一些誤差放大器的設計以及LDO的補償方式的講解呢? 現在我找到的幾乎都比較偏向大block層面的資料, 似乎比較少講內部誤差放大器的設計亦或是LDO的波德圖要怎麼求... 手機排版請見諒 感謝各位前輩的意見 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 101.9.53.135 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1662017950.A.D07.html
samm3320: 你這樣是3 pole系統 09/01 15:46
samm3320: 跑bode圖要把整個loop都放進來,包含你的power pmos跟lo 09/01 15:47
samm3320: ad 09/01 15:47
samm3320: 單跑前級op的pm是沒有意義的 09/01 15:49
darksoul8507: s大您好,那這樣請問我模擬整個ldo應該是將ac=1這 09/01 15:56
darksoul8507: 行指令放在vref,然後vdb和vp(LDO的輸出點)這樣嗎 09/01 15:56
samm3320: 如果你是uni-gain是這樣沒錯 09/01 16:05
samm3320: 但沒有特別需求不要去玩3p,很難調 09/01 16:06
samm3320: 一般LDO前級就一個單級OTA而已 09/01 16:07
samm3320: 如果你有電阻分壓調整gain,那你要去看分壓拉回去那個點 09/01 16:10
darksoul8507: 感謝s大,那我就直接使用5T放大器輸出直接接powermo 09/01 16:14
darksoul8507: s的架構好了 09/01 16:14
cebelas: 沒有特殊需求, 第一級folded-cascode, 然後過follower 09/01 23:49
cebelas: 給power mos 就好, 然後pwrmos gate端做light load clamp 09/01 23:49
cebelas: 你output cap. 如果是cermic 記得考慮derating 09/01 23:51
cebelas: 然後esr, esl會limit psrr 09/01 23:51
cebelas: 找陳科宏, rincon mora的書看一看大概就會惹 09/01 23:52
blacktea5: 樓上專業 09/02 09:20
blacktea5: 要加 cascade compensation cc 09/02 09:21
darksoul8507: 非常感謝c大和b大的回覆,現在會去找mora的類比LDO 09/02 13:31
darksoul8507: 書來看 09/02 13:31
darksoul8507: 想確定一下follower是指common drain電路嗎 09/02 13:33
blacktea5: 是的 09/02 14:04
darksoul8507: 好的,非常感謝,如果之後有其他問題再請各位賜教 09/02 14:14