[問題] D Flip-Flop 的Tpcq是全由Slave Latch決定嗎?

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小弟目前在研究關於D Flip-Flop的相關方向

主要大概是分析Process Variation對於D Flip-Flop時序的影響


「當我們將DFF拆成M-S Latch後

會發現可能因製程上的隨機變異(Random Process Variation)

造成這兩顆Latch有些微差異，將探討是否影響時序」


現在遇到一件很少人討論也很少人研究的問題

現在是想要跟高手們確認一點觀念的問題

問題的描述大概是:(請先忽略Clock的issues，假設為理想)

舉正緣觸發的DFF來說，當Clk=0時會將D端的訊號傳到Master Latch的Q(本篇稱為Qm)

接著等CLK=1的時候才會送到Slave Latch的Q(本篇稱Qs)，也就是DFF的Output

因此(搭配圖示) https://imgur.com/ZPPh4un.jpg

是不是能代表Clock To Q的Propagation Delay完全是只由Slave Latch決定

即使Master+前級電路Delay再大，只要能在Positive Edge起來前將D的值送到Qm就好

畢竟如果D到Qm這段Delay太大，導致Slave Latch無法順利接收到，就代表這顆DFF壞了

如果有錯還請高手指點


謝謝大家

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※ 編輯: PPTplayer (150.117.226.58 臺灣), 10/30/2022 20:12:01
→ samm3320: 不太確定你想幹嘛，但你去跑setup/hold time加montecar
→ samm3320: lo應該能cover兩個latch的些微差異吧
目前就是想要確定
是否Tpcq是由Slave Latch的delay決定
也就是說Clk被拉起來後Q的傳送時間只需參考slave latch的就好
→ samm3320: Clock to a由slave決定沒錯，master上半週已經進來了
→ samm3320: Clock to q
謝謝！
→ FTICR: 路過順便請問，PUF (physical unclonable function)就是用
→ FTICR: 類似這種原理來實現的?
是哦，主要就是利用Random Process Variation來產生CRPs
※ 編輯: PPTplayer (150.117.226.58 臺灣), 10/30/2022 20:43:55
推 avincent60: 除非第一級的DFF充放電速度太慢，第二級來不及setup，
→ avincent60: 否則delay時間的確是由第二級決定
推 FTICR: 謝謝！