[問題] verilog inter-delay問題

[gecer (gecer)]

有個verilog(VCS) inter delay問題

目的是讓SPI_SDO_ready_delay延遲SPI_SDO_ready
(assign #delay SPI_SDO_ready_delay=SPI_SDO_ready) 但是延遲#115 與#10
卻有不同結果 延遲#10有預期的波型 延遲#115卻沒有波型 似乎是SPI_SDO_ready_delay沒
有signal

Code example
https://upload.cc/i1/2023/02/12/VWRXdK.jpeg

延遲#115
https://upload.cc/i1/2023/02/12/buoM5y.jpeg
延遲#10
https://upload.cc/i1/2023/02/12/mS9M0E.jpeg


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※ 編輯: gecer (220.143.195.224 臺灣), 02/12/2023 15:23:00
→ wju1230: google inertial delay跟transport delay能查到答案