推 ptt183club: 檢查一下boost bias給dcell的偏壓有無劇烈晃動，若有 01/07 00:34
→ ptt183club: 就各加一個vgs小電容。 01/07 00:34
→ joker714: 謝謝p 大的回覆 01/07 12:47
→ joker714: Vbn有在震盪，OP 所有節點的電壓也是。 01/07 12:47
→ joker714: 請問您是說在這邊加上紅色電容嗎？但是我加上 100f 的電 01/07 12:47
→ joker714: 容後還是沒有改善 01/07 12:47
→ joker714: /njIW4GD.jpeg 01/07 12:47
推 ptt183club: 那就容值再加大，上面pmos vgs也要加。vgs晃動代表id 01/07 13:25
→ ptt183club: 電流劇烈變化，dcell delay time也一直變化。 01/07 13:25
→ joker714: 謝謝p大，我在 VCO current source gate 掛上大電容後 01/07 20:39
→ joker714: 有穩住，但是很傷 gain跟 頻寬，另外在 symmetric load 01/07 20:39
推 ptt183club: 先確定vgs穩定後，v2f是否已經呈現線性上升並解決之前 01/07 22:49
→ ptt183club: 頻率不穩問題。至於增益與頻寬下降則要考量此時vco應 01/07 22:49
→ ptt183club: 用在PLL是否符合需求。如鎖定速度或是頻率精準度等。 01/07 22:49
→ joker714: 謝謝p大 01/08 13:29
→ joker714: 不過還是對我模擬的方式有疑問，為什麼我測 ac 模擬的 01/08 13:29
→ joker714: 方式檢查不出來這個狀況，因為看起來是 PM不夠，這樣理 01/08 13:29
→ joker714: 論上來說應該跑ac就看得到了 01/08 13:29
→ joker714: 另外 p大提到掛電容在 CS gate的方式雖然可以穩定但是會 01/08 13:29
→ joker714: 傷到頻寬，感覺能不掛最好 01/08 13:29
→ jkamberson: vgs會動不一定代表穩定度有問題吧 01/10 17:30
→ jkamberson: 訊號的kickback也會影響到vgs 01/10 17:32
→ samm3320: Kickback到bias ac看不出來的吧 01/12 23:28
推 Archer55b6: .AC 測不出的原因可能是你跑diff mode而測不到對comm 01/13 09:53
→ Archer55b6: on nodes的影響，或展開的時間點不對 01/13 09:53
→ joker714: 謝謝大家回覆，已經找到原因了 01/14 00:34
→ joker714: 我搞錯回授點 01/14 00:34
推 zzxcaa1: 這種電路看op self bias 頻寬穩定度夠了就調delay cell 02/01 15:35