[問題] DC合成以及LEC問題

[edai3854 (jj)]

大家好，

目前我在嘗試合成一份很多子電路的Top module，
我目前的做法是先將子電路合成完後輸出ddc檔，
然後在合成Top module時吃那些ddc進來進行合成，但目前遇到一些問題

1.如果沒有把那些子電路set_dont_touch 那麼在合成時內部就會被優化，導致後續LEC比對
無法通過

2.如果將子電路set_dont_touch又會產生出SEQGEN以及GTECH_NOT在最後的netlist裡面

3.也有嘗試過DC的set compile_keep_original_for_external_references也沒辦法解決

不知道有沒有人有遇到一樣的問題，或是有對應的解法，可以讓LEC通過

感謝各位

--
※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 42.72.183.133 (臺灣)
※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1742742946.A.34E.html
※ 編輯: edai3854 (42.72.183.133 臺灣), 03/23/2025 23:16:54
推 corevalue: 子電路 ddc 放 link library
→ wanga10000: dc吐svf試試？