[理工] [計組] 計算 gate delay

[ycchien (ycchien)]

請問大大們

我想詢問 (3)、(4) 這兩個小題該如何算呢…？

不是很清楚為什麼
(3) false
(4) true

這在 張凡 p216

先謝謝大大們！

http://i.imgur.com/uUkJx7n.jpg

--
※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 101.14.181.43
※ 文章網址: https://www.ptt.cc/bbs/Grad-ProbAsk/M.1447903107.A.272.html
推 albdrunk: pq佔1gate delay PQ佔2 C佔2 C好了c才會好 c佔2 最後sum
→ albdrunk: 再佔3 所以是10 gate delay 乘0.5=5
推 albdrunk: 他這裏說的c16是C4也就是5個gate delay後產生
推 JackLeeing: 樓上113
→ jerry031181: 我也想問一下 2level 下 c1~c3要3個delay c4~c15 7個
→ jerry031181: c16 5個delay  是這樣嗎
推 f111222003: c1~16都是5個唷
→ jerry031181: f大 我的意思是 同(4) 在給予輸入和c0 c1~c3不是經過
→ jerry031181: lv1後就得到嗎 然後c16經過lv2 c4~c15得到大C再修正
→ jerry031181: 成其他剩餘小c 所以7個
推 f111222003: 我懂你在說什麼了 不過如果這樣考慮的話 可能0,23>>45
→ f111222003: 67>>8,9,10,11 每個都不一定在下一個產生 可能c3要等"
→ f111222003: 修正後"的c2產生後才能正確產生 然後c4亦是 這樣好像
→ f111222003: 就不能算了@@
→ jerry031181: 阿 應該是c123 3個C48.12.16 5個剩下7個？ 得到大C後
→ jerry031181: 不就剩下的小c看成個別的4個 4bit CLA且已經得到gi p
→ jerry031181: i 再經過level1 gate (2gate delay)後可得全部小c
推 f111222003: 如果C1經過5個gate delay後得到1 然後假如C2此時是0,
→ f111222003: 但是P1是1 第7個gate delay會產生正確的C2=1 這時候大
→ f111222003: C3裡面的都還有機會更動 但之後如果相同情況 會變回
→ f111222003: 漣波的感覺
先謝謝 albdrunk大 ！

我想詢問一下
PQ佔2 是因為 2levelgate 的關係嗎？
C佔2 我不清楚是甚麼關係 …@@

麻煩您了…！
※ 編輯: ycchien (101.14.181.43), 11/20/2015 14:08:36
→ ycchien: 我想問樓上的大大們…
→ ycchien: c16 我算都是 4gate delay
→ ycchien: 請問為何是 5 呢…？
→ ycchien: 謝謝您們！
推 albdrunk: Q打錯了應該是G P只要1 因為是所有p相乘 G是g跟p相乘後
→ albdrunk: 再相加的組合 所以是2（乘、加）但要等G P都好C才會好
→ albdrunk:  所以我上面才會說PG(Q)是2
推 odanaga: http://i.imgur.com/LRqbl1z.png 我都用張凡這張圖記
→ odanaga: 兩層算到小c應該是7個gate delay
→ odanaga: c16是C4所以5個gate delay就出來了
感謝大大們！
※ 編輯: ycchien (101.14.182.249), 11/21/2015 20:48:09