[理工]

[universeking (king of universe)]

抱歉再問一題
http://i.imgur.com/C4Egld8.jpg
http://i.imgur.com/DywKI7x.jpg
我要問第三小題的stall
就是第五個cycle的時候的stall訊號值是多少

下面是答案可以看第五個cycle在個別的stage是哪些指令
http://i.imgur.com/nKh9PU7.jpg
我的想法是stall在ID stage產生 而第五個cycle在ID stage的指令是add. 而在add前面
的指令是lw 所以需要stall，也就是設為1

請問我的想法哪裡有錯嗎

謝謝大家


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※ 編輯: universeking (140.113.186.244), 12/15/2015 17:36:13
→ jerry031181: Stall 在第6個cycle ；forwarding在第7cycle
→ universeking: 所以是第6 cycle才stall?
→ Denim5566: p.459 下面那邊有提到~
→ universeking: 不是在第五cycle產生，送到pipeline register到第
→ universeking: 六個就可以讓他變成nop?
→ universeking: 樓上D大  p459寫說在ID跟EX偵測是否存在data hazard
→ universeking: 那第五個cycle的ID跟EX分別是add跟lw，不是就是要
→ universeking: 產生stall的時候嗎？
→ Denim5566: 可以參考 p.460 第4，5點那個判斷algo~
→ Denim5566: 這種判斷的感覺吧http://i.imgur.com/H0dPLUb.jpg
→ universeking:  (第五個cycle)EX是lw那ID/EX的Pipeline register是
→ universeking: 存lw的東西嗎？
→ universeking: http://i.imgur.com/Rz9U0ud.jpg
→ universeking: 為什麼不是c5產生stall讓c6可以stall啊
→ Denim5566: 沒錯啊C6 stall了
→ jerry031181: 對耶 為了讓指令在c6 EX階段變成nop 確實要在c5 設
→ jerry031181: Stall=1
→ Denim5566: J大的意思是 因為題目問的是 “from begining”所以答
→ Denim5566: 案是 Stall=0嗎？
→ jerry031181: Beginning的話是0 可是到後面會變成1
推 dslin: 跟u大有同樣的疑惑，所以3，4小題stall答案有錯嗎？我也覺
→ dslin: 得應該是lw跑到EX stage時，ID/EX register 資料是存lw剛執
→ dslin: 行完的結果，然後這時再去跟IF/ID register比看是不是lw us
→ dslin: e,如果是MUX就設1把0灌進去，然後在下一個cycle時EXstage就
→ dslin: 變nop，而add還是定在ID stage,不知道這樣對不對？
→ Denim5566: 我的想法跟D大一模一樣～這樣答案沒給錯吧，因為他問
→ Denim5566: 的是from begining
推 dslin: 喔喔！我懂了！感謝樓上D
→ dslin: 大！
→ universeking: Dslin大你懂了之前我想法跟你一樣啊！可是為什麼我
→ universeking: 還是不懂  是我誤解from beginning的意思嗎
推 dslin: 可能是clock前半週還在比所以是0，後半週結果才會出來所以
→ dslin: 變1，我是這樣想不知道對不對@@，另外想請教為何第(1)小題
→ dslin: 是75ps怎麼來的？！
推 goldflower: EX stage最長 forwarding>mux>ALU+reg delay=75
推 dslin: 原來是這樣~~!!感謝g大解答~~~^^