[理工] 計組 pipeline之控制信號線與單時脈差別

[newpuma (還很新)]

張凡442

How much time does the Control Unit have to generate the ALUsrc control signal
? Compare this to a single-cycle organization .

ans. One clock cycle

答案好像有點直接，但是想問的是設定信號線不是在ID是那個階段嗎？這樣指令進來要先
經過IF再到ID，ID解碼完設定信號線，不就經過了2個stage嗎？

還有怎麼跟single cycle比較？single cycle也是一個clock cycle就設定完了吧！（只
是cycle time比較長）

請問我的理解有錯嗎，謝謝大家！

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順帶一問為什麼單時脈週期把記憶體分成指令記憶體、資料記憶體？在single cycle這樣
做的好處是什麽，並不會發生結構hazard吧？還是有規定一個週期只能使用一個單元？
※ 編輯: newpuma (223.137.3.213), 11/22/2016 15:02:01
→ ken52011219: Control Unit 不論是否在有無 Pipeline 的情況下,皆
→ ken52011219: 都在IMEM接收到Data後,才會將Opcode傳入Control Unit
→ ken52011219: 以Pipeline來說, Control Unit 必須在 ID 的時候就傳
→ ken52011219: ALUsrc 的訊號 , 因此為 1 cycle 沒錯
→ ken52011219: 至於如何跟 Single Cycle 比,我也不太清楚
→ ken52011219: 另外後面問的 Single Cycle 這樣做不是好處,而是原理