[理工] 計組 支援快取的記憶體系統

[newpuma (還很新)]

其實這題蠻基本的...張凡課本還出現兩次，但真的想弄懂為什麼各個部分是那樣做：

假設一個block大小4 word
DRAM寬度是1 word

-送出位置需要1cycle
-起始對每個DRAM存取的時間為15cycle
-送出1 word資料時間為1cycle

第一個問題：
one word wide是1+4*15+4*1中，送出位置不需要送4次？

第二個問題：
interleaved (4bank)是1+1*15+4*1中，interleaved中DRAM存取只需要一次嗎？(是因為
平行？)

謝謝大家

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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 42.72.116.49
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推 qq70200: bank有幾個就是能一次平行處理幾個沒錯
推 Transfat: 不管是one-word-wide, two-word-wide, interleaved,
→ Transfat: send the address都只需要1 clock cycle
→ Transfat: interleaved可以加快memory access time(4個bank就加快
→ Transfat: 4倍，但是bus頻寬沒增加，所以還是要花4個clock cycles
→ Transfat: 去傳送data
感謝 我還一直想說為什麼interleved到底是不是平行 不然想不出其他可能xd
※ 編輯: newpuma (42.72.116.49), 01/16/2017 00:22:20