[理工] [計組] pipeline ALUSrc產生時間

[shownlin (哈哈阿喔)]

想請教此問題如下
張凡 p.441的練習

http://i.imgur.com/AbV7cvT.jpg

第二小題：

How much time does the control unit have to generate the ALUSrc control signal?
Compare this to a single-cycle organization.

答案：

one clock cycle.

為什麼這邊是以clock做為單位？
1 clock可以理解是因爲在ID階段內Control Unit要解碼把signal存到ID/EX暫存器

還有要怎麼跟single-cycle比較？
只寫1 clock cycle不會不夠tightly嗎…

single-cycle 的部分
理由也可以理解是在一個clock cycle time要完成整個指令


不懂的是為什麼這題是以clock做單位

麻煩了

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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 101.13.48.145
※ 文章網址: https://www.ptt.cc/bbs/Grad-ProbAsk/M.1490759046.A.23D.html
→ darren0831: 考完放鬆一個月都快忘了XDDD 講錯請指正
→ darren0831: pipeline中要產生控制訊號線至少要到ID Stage才行
→ darren0831: 所以會比single cycle machine大約多花一個cycle
→ darren0831: 控制訊號的產生都是一瞬間的事，感覺題目不是在問確切
→ darren0831: 多少ps才會產生訊號，而是問兩者架構的比較
→ shownlin: 所以那個答案是在回答它們之間差了幾個cycle嗎？
→ shownlin: 所以題目的意思是要我以跟single cycle machine比較的
→ shownlin: 方式回答這個題目
→ shownlin: 不知我理解有沒有誤
※ 編輯: shownlin (36.230.79.47), 03/29/2017 12:35:41
→ darren0831: 我的理解差不多也是這樣，不然要確切的指出時間，數據
→ darren0831: 不足