推 gugu40841: 一Clock時間點結束時會停在pipeline reg.前，下一Clock09/24 16:24
→ gugu40841: 來才開始自pipeline reg.跑到下一pipeline reg.前 09/24 16:24
！ 感謝糾正 這樣比較通
※ 編輯: jerry900287 (60.245.65.177), 09/25/2017 14:10:19
問題如圖: https://i.imgur.com/MTG1Ok2.png
老師的算法是
IF stage : 15(PC) + 50(IM) = 65
ID stage : 20(Control) + 10 (Mux) + 15(Pipeline register) = 45
EX stage : 20(Forwarding unit) + 10(Mux) + 30(ALU) + 15(Pipeline register)=75
MEM stage : 50(DM) + 15(Pipeline register) = 65
WB stage : 10(Mux) + 20(Register File) + 15(Pipline Register) = 45
___________________________________________________________________________
我的寫法是說
IF stage : 15(PC) + 50(IM) + 15(Pipeline register) = 80
ID stage : 20(Control) + 10 (Mux) + 15(Pipeline register) = 45
EX stage : 20(Forwarding unit) + 10(Mux) + 30(ALU) + 15(Pipeline register)=75
MEM stage : 50(DM) + 15(Pipeline register) = 65
WB stage : 10(Mux) + 20(Register File) = 30
問題(一) : 為什麼IF stage 不用再加pipeline register的時間?
問題(二) : 關於pipeline的觀念
我印象中 每做完一個stage 會寫入Pipeline Register
所以 IF ID EX MEM 都會寫入右邊的Pipeline Register
只有WB 沒有Pipeline Register 要寫入才對
但是這題為什麼要算?!
感謝大大們QQ
--
※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 61.230.67.141
※ 文章網址: https://www.ptt.cc/bbs/Grad-ProbAsk/M.1506233375.A.864.html