推 TWkobe: 因為single cycle machine 用clock的edge來判斷 02/02 14:57
推 TWkobe: 再想想為什麼pipeline怎樣保證每個stage的完成? 02/02 14:59
想請問各位高手，剛剛在看觀念題，
我知道edge-trigger在實作上是一個
clock前段作寫後段作讀。
為什麼single-cycle machine的
data memory必須要實作edge-trigger，
然而pipeline machine卻不必有
edge-trigger呢？
P.S.原題指的是寫入data memory的情況。
想不通，請各位高手解答，感謝！
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※ 編輯: Mincky (111.71.220.1), 02/02/2018 14:53:32