[理工] 計組張凡 latency

[SIGNAL2017 (信號)]

https://i.imgur.com/rQ98rwW.jpg?2

想請問這很基本的題第79的(1)(2)選項，我大概知道錯在哪，只是我想更釐清一下我的

觀念有沒有錯，(1)選項來說不知道可不可以說是latency絕對會大於1 clock，所以不

能選[我知道一定不會是1 clock，但是我想知道是不是一定大於1];(2)選項我知道無法

改善latency，但是不知道可不可以想成latency不會減少反而一定會增加[且不會不變?]

，不知道以上我的觀念有無錯誤，謝謝。

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推 leo0519: latency是指指令進去到結束的時間
→ leo0519: 所以pipeline latency是5cycle
→ leo0519: 應該說做完一個指令要花多少時間
→ leo0519: pipeline會因為有hazard之類的反而使一個指令完成的時間
→ leo0519: 變更長
→ SIGNAL2017: 那請問2選項無幫助指的是不改變還是會增加所以沒幫助
→ SIGNAL2017: ？
推 TWkobe: not only but also 是不僅...也
→ TWkobe: 不是沒幫助 pipeline最大好處就是產能
→ TMDTMD2487: 這裡的latency是實際指令的生命週期理所當然不會只有
→ TMDTMD2487: 一個clock，另外pipeline register需要多出來的時間所
→ TMDTMD2487: 以latency跟single cycle machine比一定比較長
→ SIGNAL2017: 了解 感謝
推 maple205: 簡單說latency就是單個指令需要的時間
→ maple205: 而pipeline不會讓它變短，只是讓多個可以同時做
→ SIGNAL2017: 謝謝m大