作者SIGNAL2017 (信號)
看板Grad-ProbAsk
標題[理工] 計組，(張凡p437)
時間Sun Aug 12 02:59:15 2018
https://i.imgur.com/MRaLusB.jpg
如圖，想請問練習題的2.敘述，此題的答案為2.和5.，但因為想問的問題只有2.的敘述，
所以只附一張圖。(想看完整的其他選項在張凡上冊p437，p438頁)
2.敘述中最後一段話:the number of pipe stages per instruction affects
latency，not throughput.
想問為何the number of pipe stages不會影響throughput?
因為我覺得pipeline會讓stage變多，進而使得cycle time減少，考慮整體指令的話，
一個指令的latency應該會減少，指令執行時間減少的話，throughput應該會增加才對。
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推 eric21489: 2應該就單純講說cycle time影響的爲latency 跟throughp 08/13 22:38
→ eric21489: ut不是直接關係這樣 08/13 22:38
推 mnlcttdu: 可能是因為他沒有講管線是否有均勻切割 08/13 22:51
→ mnlcttdu: 管線CPU的clock cycle是最耗時的某級管線處理時間 08/13 22:52
→ mnlcttdu: 如果切的不平均 那切再多clock cycle都不變 08/13 22:55
推 silence0925: （5-1）+1000000 和（10-1）+1000000 有差嗎 08/17 11:49
→ mnlcttdu: 不懂樓上的意思 08/19 09:58