推 wei12f8158: 那個是要示意你reg是先寫後讀的意思 11/20 18:54
推 hao0524: 一個cycle time固定了 11/20 21:18
推 kuan0908: Cycle time 固定 要對齊才能正確執行 11/20 21:49
推 skyHuan: 所以pipeline不會減少latency還反而可能增加，但增加的la 11/20 23:50
→ skyHuan: tency會被增加throughput帶來的優點輕易掩蓋 11/20 23:50
https://i.imgur.com/lycwhyh.jpg
請問，為何IF和reg中間要特別空100？感覺沒這必要欸！
如果不特別空100，應該會更快吧？
--
※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 39.9.158.3
※ 文章網址: https://www.ptt.cc/bbs/Grad-ProbAsk/M.1542710812.A.18B.html
※ 編輯: Aa841018 (39.9.158.3), 11/20/2018 18:47:37