作者sooge (喜歡平井桃)
看板Grad-ProbAsk
標題[理工] 計組 pipeline
時間Tue Dec 11 21:52:16 2018
https://i.imgur.com/3i3okTX.jpg
https://i.imgur.com/g2xmBX3.jpg
這一題我要問c小題
L和D有load use需要delay一個clock,D和B也需要delay一個clock
這樣不是就delay兩個clock而已嗎?
那C的解答說
require one clock delay and two clocks for data hazard,respectively是什麼意思
為什麼答案是+4不是+2?
另外還有這一題
https://i.imgur.com/jBHhIFo.jpg
請問lw和sw為什是RAW的關係?
lw把取出來的內容寫到$1去
sw把$6的內容寫回記憶體$1+50的地方去
這樣對$1來說不是WAW嗎?
為什麼變成有Data hazard的RAW了?
拜託各位大大解答了 謝謝
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推 wei12f8158: 因為sw會去讀s1的值然後寫入mem中的50(s1)這個位置12/11 22:04
對欸 瞭解了謝謝
※ 編輯: sooge (120.105.145.193), 12/11/2018 22:27:32
推 EXPCDR: L跟D一個,D跟B兩個,beq抓到錯的位置一個,總共4個 12/12 18:44