推 yulintsai: 這題出得很爛，可以不用膠著在這種題目上面 01/14 05:03
推 imadog: 這題是不是根本用不到cycle啊 直接判斷就好？ 01/14 08:40
推 ANANquenchan: 此題的hazard出現在MUL.rd跟DIV.rs，因為MUL.rd在 01/14 10:46
→ ANANquenchan: 第六個cycle才將資料寫入，但DIV.rs在第三個cycle就 01/14 10:46
→ ANANquenchan: 做intruction decode兼抓暫存，故抓到的F1是舊資料 01/14 10:46
推 ANANquenchan: (e)可以從DIV跟SUB需的cycle數下去做判斷會發現這沒 01/14 10:50
→ ANANquenchan: 有WAR 01/14 10:50
→ sooge: (e)照原本cycle數判斷沒有WAR沒錯 01/14 13:26
→ sooge: 只是pipeline至少要五個cycle但sub只要一個cycle就能完成我 01/14 13:28
→ sooge: 也很納悶就是了 01/14 13:28
推 yp195126: (e)有WAR SUB先read F2 ，1個cycle後F2被ADD寫入 01/14 22:55
推 yp195126: Out of order ch5後面有題到 01/14 23:00
→ yp195126: 另外這題的pipleline與MIPS分五段的不同 01/14 23:26