推 Handsomeshen: 你第一個stage寫65，所以兩個stage中間reg的時間算 10/20 20:17
有可能喔，我再去問看看其他人，謝謝
→ Handsomeshen: 在後面那個stage 10/20 20:17
→ Handsomeshen: 不太確定，手機看圖有點吃力 10/20 20:17
※ 編輯: jean20157 (111.251.200.21 臺灣), 10/20/2019 21:52:31
https://i.imgur.com/TmOMH94.jpg
有問題的地方在綠圈處，
我的想法是，在資料拉回reg.file並寫入時並沒有碰到任何pipeline reg.
所以Cycle time不應是10+20=30 ps嗎？
而為何這stage的cycle time卻還加上pipeline register time（15 ps)呢？
若有敘述不清煩請告知
謝謝大大的回覆
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