作者dsa66253 (Kobe Mary)
看板Grad-ProbAsk
標題[理工] 106台大電機計組 memory bandwidth
時間Thu Dec 19 21:52:19 2019
不好意思 請問一下這題的機制是什麼？看起來有點簡單，但就是想不到他們之間的關係
https://i.imgur.com/dNeV17e.jpg
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推 mistel: 我自己是想成一個處理器可以在一個clock cycle內產生3個m 12/19 22:15
→ mistel: emory access指令，又cache跟處理器的cycle差2倍，所以這 12/19 22:15
→ mistel: 時cache要增加2倍頻寬才能在一個cache clock內接受cpu的3 12/19 22:15
→ mistel: 次存取要求，所以3*2=6 12/19 22:15
→ dsa66253: 我了解了 謝謝m大 12/19 23:07