作者HeyHuHu (Aliens)
看板Grad-ProbAsk
標題[理工] 計組 branch 的control signal
時間Sat Oct 17 18:19:19 2020
https://i.imgur.com/UZoUaeR.jpg
想請問一下關於pipeline的電路
考慮beq這個指令
為什麼在ex stage的alu所計算的zero就可以知道兩值是否相等了，那為什麼要把訊號傳
給mem stage而不是提早設定control signal呢?
這樣在不考慮在ID stage的使用xor比較的情況下要插入的nop會比較少吧
有請各位大神指教
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※ 編輯: HeyHuHu (140.124.249.30 臺灣), 10/17/2020 18:23:27
※ 編輯: HeyHuHu (49.215.153.27 臺灣), 10/17/2020 18:42:52
推 MAILUNSI: Ctrl unit要解碼時間 ,Alu 會將beq兩個Reg相減產生zero 10/21 00:46
→ MAILUNSI: 訊號，在ID 判斷 beq是否跳，應該是最終改良版 pipeline 10/21 00:46
→ MAILUNSI: ，等待其他大神回覆吧 10/21 00:46
推 timtdsas: 這個是改良前的電路圖 樓上那個是改良後的結果 10/22 23:20
→ timtdsas: 可以參考wjungle大大的筆記 p126 10/22 23:21
→ HeyHuHu: 我想討論的是在改良前的選擇，改良後的沒什麼問題 10/23 00:24
→ HeyHuHu: 如果不使用xor改良的話最好的結果也是放在exe不是mem吧 10/23 00:26