推 neperstock: lw都離開pipeline了 slt才進來 兩個指令不會有data d 11/10 11:39
→ neperstock: ependence 11/10 11:39
→ new1100726: 他們兩指令距離超個3個clock cycles 11/12 12:18
→ new1100726: 所以根本不會有data dependence 11/12 12:19
→ new1100726: 然後你下面給的例子,如果這兩個指令中間沒有其他指令 11/12 12:20
→ new1100726: 也就是說兩指令間隔距離小於3,以你給的例子就會有RAW 11/12 12:21
→ new1100726: 反之如果距離>=3,基本上不會有問題,你把各指令的 11/12 12:23
→ new1100726: stage畫出來就知道了(IF ID EX MEM WB)這樣列出來就 11/12 12:24
→ new1100726: 會清楚到底有沒有可能RAW 11/12 12:24