※ 本文是否可提供臺大同學轉作其他非營利用途？（須保留原作者 ID）
（是／否／其他條件）：是
哪一學年度修課： 112-2
ψ 授課教師 (若為多人合授請寫開課教師，以方便收錄)
闕志達
λ 開課系所與授課對象 (是否為必修或通識課 / 內容是否與某些背景相關)
電機系選修
δ 課程大概內容
L1 Verilog
L2 Testbench
L3 Synthesis
L4 APR
L5 Post Layout
上完課後面的時間都是進行專題研究，目標是寫出一個能用的晶片，並且下線。
Ω 私心推薦指數(以五分計) ★★★★★
η 上課用書(影印講義或是指定教科書) None
μ 上課方式(投影片、團體討論、老師教學風格)
前5週：每週一個單元，由助教講解
後10週：分組報告，每組報告進度。
σ 評分方式(給分甜嗎？是紮實分？)
作業 30%
出席率 10%
期末報告 55%
測試報告 5%
因為在成績繳交截止之前晶片還不會製造完成，所以實際上測試報告只是應付應
付，內容和期末報告差不多，不用實際測試晶片。
作業是使用工作站跑一遍 EDA Tool，並且做成報告繳交，正常寫都會拿滿分。
沒有公佈期末報告的評分，但筆者透過每週的分組報告，自認為程度大概在平均
左右，最後學期成績拿A+。
ρ 考題型式、作業方式
作業方式如上，前兩次作業要寫 Verilog。作業的內容上課的時候助教都會講，
按照講義的內容照打指令就可以了。有時候會要求改一些參數觀察結果寫在報告
裡。正常情況下一個小時可以寫完，L4 APR步驟比較複雜需要久一點。
除此之外，因為工作站連線品質極不穩定，建議作業一出當天就可以馬上寫。
ω 其它(是否注重出席率？如果為外系選修，需先有什麼基礎較好嗎？老師個性？
加簽習慣？嚴禁遲到等…)
1. 選課方式是上學期先修積體電路設計，在期末時教授會在課堂上提到如果想要
修實驗課可以寄信和他聯繫。要先找好3人一組然後寄信和教授報名。理論上
是不能加簽，但是教授允許現場找組收留，變成4個人一組。
2. 聽說因為下線經費來源的問題，每組好像至少要有一個中華民國國民。
3. 作業需要的 Verilog 程度不高，新手也寫得出來。
但是如果考慮到需要做出一個堪用的成品，建議 Verilog 至少需要有修完計
結的程度。
4. 專題的主題自訂。這學期有人做深度學習加速器、加解密、鎖相迴路等等。不
用把專題想太難，也不用擔心有強者內捲，因為真正下線的晶片是有面積限制
的，沒有辦法做出內容太複雜的電路，大概5000個flip-flops而已。
Ψ 總結
這門課是很偏向實做的課，學習不到太多新知識，但是透過專題，可以累積數位
IC的實做經驗，並且真正體驗到數位IC的設計流程。
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