[問題] Verilog @() 疑問

[gecer (gecer)]

小弟在參考verilog code 絕大多數都是

always @(.....)  有時候會看到
inital
 begin
   @(...)
 end


前面沒有帶alway  請教這是什麼意思?


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推 JFLung9536: 模擬用的吧 印象中
→ JFLung9536: 沒有就是執行一次