推 wupaul: 寫的跟C一樣，當然怪怪的 你addr那邊有很 42.77.206.32 03/25 00:58
→ wupaul: 大的問題阿 42.77.206.32 03/25 00:58
→ wupaul: 不能用軟體的想法寫verilpg 42.77.206.32 03/25 00:59
→ wupaul: reg wire 的概念想搞清楚吧 42.77.206.32 03/25 01:00
→ wupaul: 然後每個模組就用一個檔案 比較好讀 42.77.206.32 03/25 01:01
推 wupaul: 有規定要pipline嗎？ 42.77.206.32 03/25 01:04
推 wupaul: 同步電路比較好設計欸 42.77.206.32 03/25 01:19
→ wupaul: 還是你原本就要設計非同步？ 42.77.206.32 03/25 01:20
推 wupaul: regfile 的部分，讀檔不用特別去判斷讀檔 42.77.206.32 03/25 01:29
→ wupaul: 的位置是否有改變！ 42.77.206.32 03/25 01:29
推 wupaul: 仔細看才發現wire reg觀念沒錯然後竟然沒 42.77.206.32 03/25 06:37
→ wupaul: 有testbench 42.77.206.32 03/25 06:37
推 wupaul: 再來就是dump 出一個波形檔，這樣子才deb 42.77.206.32 03/25 06:42
→ wupaul: ug， 要不然也不知道是哪條訊號線出錯 42.77.206.32 03/25 06:42
→ wupaul: 前面我打的推文就不用看了 哈哈，先試著 42.77.206.32 03/25 06:46
→ wupaul: 產生出波形檔吧，這樣才會知道哪裡錯，希 42.77.206.32 03/25 06:46
→ wupaul: 望能幫到你 42.77.206.32 03/25 06:46
→ appleswill: 謝謝wu大的回覆, 太感謝了 76.73.241.96 03/25 07:53
→ wupaul: 加油 218.164.7.57 03/25 10:23