Re: [問題] 清交資工的差別在哪

[tipsofwarren (tipsofwarren)]

※ 引述《hsnuonly (′・ω・‵)》之銘言：
: ※ 引述《isbecky27 ((暱稱))》之銘言：

面試過幾個資電碩士,
號稱 verilog 有得過牌的,

就問他們 數位電路 需要滿足 setup time, hold time 的原因

(答案應該是史密斯數位電路第三冊, 老魯記性太插),

沒人答得出來. 真是藍瘦香菇.


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推 appleceo    : Vlsi 有修過都應該知道為什麼吧
→ tipsofwarren: 1F 賈伯斯還是庫克?!
→ tipsofwarren: 愈基礎 愈容易倒 常常遇到
推 NCTUbigGG   : 唉 老實講拉 這種比賽根本沒人在考慮setup/hold
→ NCTUbigGG   : time之類的東西吧 現在資工系在教Verilog 根本沒提
→ NCTUbigGG   : 拿了快板子 就直接要你硬上了 除非有去修VLSI 不然
→ NCTUbigGG   : 重點都放在有沒有辦法把助教出的lab的功能做出來@@
推 ScHT        : 這我化工系的都知道了 但這個寫數位的會在意嗎？
推 musicaledio : 大GG正解，沒修過VLSI大概不覺得這很重要
→ hsnuonly    : 這個大一就教了 只是Verilog競賽不會比這個
→ hsnuonly    : Verilog把大部分物理性質封裝起來了 只要管實作
推 jaye8697    : 上課有提過，但是過了一學期就忘了，還有跟bigGG說
→ jaye8697    : 的一樣，學生只在意作業寫不寫的出來不會鳥你什麼ti
→ jaye8697    : me的