Re: [請益] 為何中國大陸技術前景一片大好但股價不太

[a000000000 (比古A十郎)]

※ 引述《zzahoward (Cheshire Cat)》之銘言：
: 但你不能說他的技術是假的也完全沒有原創性
: Logicfolding本質上其實是一個設計的理念
: 我用我粗淺的理解
: 3D封裝是把各獨立堆疊起來的製程，追求更短的訊號路徑
: 如主流Hybrid bonding- 包括Foveros/SoIC
: 大家比較熟的主流消費產品的AMD X3D來舉例，把L3 cache die拉近compute die
: 空間摺疊來達成更快的回應速度、更低功耗、讓L3更大
: 而Foveros 3D還是在既有的2D架構下提前留好接口去設計cluster的路徑堆疊
: Logicfolding則是除了空間摺疊還有時間折疊
: 也就是在設計之初，就把所有邏輯路徑定義在3D上面
: 就直接改變整個3D layout/STA/電路邏輯
: 論文裡面也提到電路可以重新安排運用來達到時間折疊(Temporal Folding)效果
: 另外就是因為電路使用效率提升、良率提高對工藝要求也降低
: 聽起來很美好，但現實很骨感
: 目前EDA所有的MAC工具都是2D，所有已驗證的設計都是2D頂多2.5D
: 那這個邏輯折疊也不是華為第一個想到，他們並沒有特別聰明
: 因為製程節點完全被卡死，所以他們不得不提早開始投入這個邏輯設計
: 但這個設計工作量非常非常大，投資金額也非常非常大，一家正常有EUV的公司
: 在物理極限前根本不會想要淌這個渾水，因為需要克服的困難太多了
: 光是EDA幾乎就要推倒重來，雖然這也符合中國半導體獨立的方向
: 然後Tau"定律"也不是定律，其實它就只是一個科技發展路線
: 為了EUV制裁而提早開始投入的架構
: 和Dennard scaling屬於物理定律、摩爾定律屬於觀察轉目標完全都不同
: 當今晶片的效率提升幾乎還是大量依賴節點工藝來主導
: 中國就是提早進入設計邏輯領域，整體來說難度非常非常高
: 至於下半年發表的SOC到底使用了多少Logicfolding，我猜大概僅是小部分層面而已
: 那你要說中國在吹牛嗎? 這個科技路線並不是他們獨創的
: 只是他們提早想要硬上突破製程節點要用另外一個方式去追趕

我看這logic folding因該是有嚇到不少人

這東西關鍵在大幅度改善長距離訊號的RC delay  (聽不懂的就左轉)
普通2d電路有些訊號會跑很遠  延遲就長
他這概念就是我訊號往上跑往下跑  跑到另一顆上面距離變短
因為延遲短惹所以一堆應對高延遲的東西也省惹
高延遲產生的問題也少惹  應對這些問題的電路也省惹
總之94省一堆



我的港覺4
這東西以前沒人這樣幹
大概兩大主因

一
eda流程都是2d/單顆晶片為主

二
大廠都在衝先進製程首發  沒人會想慢慢磨這些不得已的技術


放在ai晶片更麻煩
ai晶片幾乎都24小時高速爆操
他這疊起來的散熱要怎辦真不好說


如果他這招真的搞定的話
大廠大概也沒多久就學起來惹
證實可行的技術路線哪次不是最後大家都有
畢竟手機晶片殺戮戰場這摸多年惹
還活在場子上的哪家不是不怕死硬幹


通常喇
製程卡住幾年
穩定惹硬挖硬摳
榨效能這事沒啥好意外der
牙膏以前14++++每年也是摳摳摳摳出一點點頻率提升



反正這問題給阿婆跟GG去煩惱就好惹
跟ai關C因該是不大

真正值得深思的是華為這幾年有沒又鱉惹啥大招
真不好說
這摸多年看下來
大招爆起跟吹牛烙賽都蠻常見der










































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→ wwewcwwwf   : 教主該睡覺了 晚安
推 Brioni      : 只能說他有錢、有企圖各種點技能樹，但不一定能用
→ uv5566      : 沒產品都先當放屁
→ DogEggz     : 中國政府資助的當然能賠錢點技能樹
推 Brioni      : 真的技術突破且有量產潛力，台積一樣給他抄過來
→ walelile    : 能有什麼差？d2d不都是serdes
→ Brioni      : 台積當學人精可不輸
推 Rasan030    : 就沒有真正技術實現跟可以卡其他人的點
推 wen12305    : 尼hen棒
推 barmonise   : 教主安安
→ Brioni      : 而且同樣架構，台積抄過來用先進製程生產肯定表現效
→ Brioni      : 果會更好
推 keynote1    : 去看最新AI支援的EDA，根本從設計到封裝電路板，全
推 a94037501   : 3d整片延遲也沒辦法降多少吧gpu基本上不在乎延遲
→ keynote1    : 部都能一起模擬最佳化調整，整個系統一起考量，關鍵
推 royli       : 沒結論
推 deep236     : 這東西就是EDA要先動才有辦法實現
→ keynote1    : 路徑更不用說了，我看的還是一年前的版本，現在應該
→ keynote1    : 更強了，那種整合程度幾乎是舊時代RD很難想像
推 billchen123 : 還不睡覺逆
推 Muilie      : 結論就是護城河不夠大條
推 cl3bp6      : 教主這時間美西還在看八點檔吧
推 g9122xj     : 成果還沒出來，只有理論在講，當然沒結論
推 eelse       : RC路徑平面改上下確實是一個點, 問題是設計難度高
→ eelse       : 尤其是 EDA 要怎麼做
推 Rasan030    : 現在講不是給人家鈔作業嗎
推 Brioni      : C家 S家都有在整合自家EDA tool 跟AI，但對岸比較沒
→ Brioni      : 包袱，可能玩起來比較衝
推 kyoiron     : 恭迎教主聖安！
推 yting       : 華為可以用的製程散熱問題還沒這麼嚴重 應該還算個
→ yting       : 解法
推 CORYCHAN    : 謝謝大大
→ Brioni      : 抄作業也不是誰都能抄，設計概念跟用什麼手邊技術、
→ Brioni      : 材料能在成本下尻出來還有一大段
推 g9122xj     : 說不定路都走不通，這是被限制的無奈之舉，別人放著
→ g9122xj     : 康莊大道不走，去跟這個生死難料而且成本還可能更高
→ g9122xj     : 的「創新」幹嘛...當然是他們真的有成果再說啦
推 afacebook   : 給推，終於開始說一些有用的東西，這次沒不懂裝懂
推 CORYCHAN    : 這是A0大的本業..
→ a000000000  : 我想一想是覺得可以弄得很激進
→ a000000000  : 但是理論極限可能比他想像的低
推 NekomataOkay: 彎道超車
→ a000000000  : GG慢慢推進到背面電軌也是部分類似效果94惹
→ squelch     : GG的背面電軌就是靠晶圓鍵合黏上去的，本身就是一
→ squelch     : 種先進封裝技術。
推 jerrychuang : 狗被逼急了都會跳牆....
→ jerrychuang : 結果還是撞牆
推 rebel       : 折疊概念十幾年前就有 十幾年來還是沒成為主流 沒
→ rebel       : 那麼容易的
推 davie11333  : 還以為這篇又要臭馬麻3000萬
推 sdbb        : 謝謝
→ zzahoward   : 因為要從根本開始大翻修 要的人力太多了
→ zzahoward   : 中國要不是EUV被鎖 他們也懶得走這條路
推 eelse       : 主要是為了RC上下層堆疊降低訊號傳輸的方式
→ zzahoward   : 但他的電路設計是共用而且要省 所以還是有可能延遲
→ eelse       : 可能會犧牲更多東西, 尤其在設計層面
→ a000000000  : 其實華為跟gg合作5nm當年衝比阿婆快
→ a000000000  : 然後就被幹死惹
→ zzahoward   : 這個logicfolding主要還是時間折疊比較特別 野心很
推 kadc        : 華為是把這當三次世界大戰打 人才舉國之力...
→ zzahoward   : 大 但實際做起來邏輯怎樣就不知道了
→ a000000000  : 我看他論文寫說tsv可以鑽到連M6  那已經瞞下面的惹
推 FULLHD1080  : 你寫生hen bar
→ a000000000  : 不過我有點忘記N7的M6大概在哪等級
→ zzahoward   : 光是EDA一次要解決layout routing STA thermal
→ zzahoward   : Flow variation logic就好難想像這要996多少人
推 eelse       : 就概念有點東西, 但不多, 因為可能犧牲掉的更多
→ zzahoward   : 然後中國目前也沒有Hybrid bonding只有TSV
推 kadc        : 晶片都已經做出來了  9月開賣手機公測就知了
→ zzahoward   : 限制很多 真的要大力出奇蹟
推 Car1osCorrea: 暴起烙賽都會吹成中又贏，很難分辨
推 mark845     : 推
推 herculus6502: 物理真的難爆
推 CORYCHAN    : 疊在一起的散熱問題有辦法嗎？
→ CORYCHAN    : AMD 首次提到堆疊原始方案EHP的導熱機制
→ CORYCHAN    : 不知道多少實際用到
→ prussian    : 被關在餐廳外面吃不到好料,場外炫耀搶友善時光技巧
→ roseritter  : 中國沒有Hybrid bonding 用TSV做到1.5
→ roseritter  : μm!
推 yuinghoooo  : 沒差吧 跟對岸飲料店、大疆、高德地圖還是電動車創
→ yuinghoooo  : 新什麼的都一樣辣 他要是另起爐灶有成功，大家也來c
→ yuinghoooo  : opy，最後其實消費市場也會比較多選擇
推 yuinghoooo  : 尤其作為供應商 現在德系品牌為啥沒幾年就有350kw
→ yuinghoooo  : 快充 再幾個月蘋果也要出全平面折疊了，讓他們燒錢
→ yuinghoooo  : 幫大家試錯其實海外也是有利的
推 k798976869  : 中國技術都點在軟體業 因為直接抄美國軟體再牆起來
→ k798976869  : 比較快 其他都還在爬
推 yuinghoooo  : 而且他們太卷了 導致本來溢價的技術賤賣，海外公司
→ yuinghoooo  : 用很低的價格（雖然在中國是盤子價，但遠比在歐美
→ yuinghoooo  : 自研低），就能買到人家技術
推 Westzone    : 華為連軟體鴻蒙都在唬爛，還信這個製程能彎道超車喔
→ yuinghoooo  : 他們現在供應鏈技術也沒有很差的
→ yuinghoooo  : 只是系統一直做不起來
→ Westzone    : 人家UCIe微晶片聯盟都已經多少家巨頭在裡面研究小晶
→ Westzone    : 片堆疊標準了，華為連這聯盟都進不去是搞屁
→ yuinghoooo  : 但是個別產品，像掃地機器人跟隨身電源之類有突破
→ yuinghoooo  : 我覺得還行
推 ssarc       : 華為專利都申請了，要抄請付專利費
→ stevengod   : N7 M6記得是76nm??
→ zzahoward   : 他就不是製程 他是設計邏輯
→ zzahoward   : 台灣人好像眼裡只有製程XDDD
推 humblet     : tsv很大一顆要怎麼克服
推 Westzone    : 他這設計邏輯不用堆疊晶片嗎，到最後還是製程問題啊
→ Westzone    : 不然是在嘴甚麼追上1.4nm，口號講再多做出來爛就是
→ zzahoward   : 你文章根本沒看完阿 他哪是堆疊晶片而已
→ Westzone    : 死啦..以為講完就行嗎
推 pippen456   : 疊起來散熱更差，這才是最大問題
→ zzahoward   : 1.4mm就理論值而已 跟車子實驗室跑油耗一樣 ㄎㄎ
→ zzahoward   : 1.4nm*
推 atpx        : 推解說、各種高手解釋文越來越多真過癮
推 Westzone    : 而且RC deley的改善從銅製程Low K製程都有在演進，
→ Westzone    : 華為這個你為沒人想過嗎？問題就是比起製程微縮這東
→ zzahoward   : 文章裡面提到效能分成很多部分 transistor/path/ske
→ Westzone    : 西性價比太爛，其他巨頭才懶得做
→ squelch     : 它還是要堆疊晶片，怎麼不用堆疊？ 只是2D架構拆到
→ squelch     : 3D重組，這遠比記憶體晶片堆疊麻煩多了，台積背面
→ squelch     : 供電就是靠晶圓鍵合把兩片晶圓堆疊，這個就是一種
→ squelch     : 先進封裝。 台積電光疊一層就哇哇叫了，更不用說華
→ squelch     : 為結構要疊的層數。就算做出來 面積比台積大兩倍
→ squelch     : 高度多四倍，耗電多四倍才達到同樣效能有意義嗎？
→ zzahoward   : w/memory NoC/IO/Interconnect/protocol/synchroniz
→ zzahoward   : ation
推 atpx        : 沒必要急著噓、他燒錢幫世界驗證可行路線沒什麼不
→ atpx        : 好、失敗了也虧不到你我身上。應該要鼓勵才是
推 tony890415  : https://i.verb.tw/TBUy1vgx.jpg
→ tony890415  : 把兩片的熱源集中點錯開就好
推 lnonai      : 3D會有其他量子效應跑出來，沒那麼容易啦
推 jackas103   : 教主尼好
推 jacky40383  : 就是製程沒辦法進步，只能搞其他人不想做的，有這麼
→ jacky40383  : 難懂嗎？
推 rogergon    : 只能說3D挑戰一定高於2D，不過老共也沒別的招了。
→ squelch     : 多核心沒有那麼簡單錯過，你為了散熱拉遠距離就會
→ squelch     : 導致通訊時間增加，有一好就沒兩好，事情不是上面
→ squelch     : 一張圖那樣簡單.
→ rogergon    : EUV機台完全封殺，想做也沒得做。
推 Sianan      : 大家早都在做3D封裝了推進到邏輯摺疊本來也不是什
→ Sianan      : 麼難想到的事情 只不過目前根本還沒到必須做這種大
→ Sianan      : 改的時候 華為是製程沒辦法必須做而已
→ zzahoward   : 沒有Hybrid Bonding硬幹難度真的高
→ squelch     : 還不如期待中國做出土炮EUV，這樣美國就不會硬逼著
→ squelch     : 大家對中國封鎖半導體科技，也不會整天想把台積電
→ squelch     : 搬到美國去。
推 LINPINPARK  : 泥hen 棒
→ a000000000  : 看他悶講的  華為在用的hybrid bonding密度hen高
推 mnmnooo     : 中國人只會吹啊
推 NoMomoNoLife: 推！跟我想的一樣（才怪
→ zzahoward   : 華為Hybrid bonding哪買的? 他們有bonder國產能力?
噓 coldking45  :
推 dnzteeqrq   : c c =.=
→ waylank1234 : 技能樹可以點，但是點了能不能升級到可以使用是一個
→ waylank1234 : 問題
推 wallowes    : 中國不是一直吹做出EUV了！？
→ Feting      : 現在就是第三次世界大戰，整個產業進化的速度比前
→ Feting      : 幾年快很多，大國都想鞏固ai發展，再用ai加速下一
→ Feting      : 代開發，從硬體到軟體都是
推 lskqre456   : EDA終於要從2d平面進化到3d AR投影ㄇ
推 dos01       : 講白一點就是吹出來圈錢 就跟當初炒5G差不多的手法
→ dos01       : 但實際上用起來 5G就是個超沒用的東西
→ dos01       : 到現在中國都還有一個迷思 就是覺得能制定規格的就
→ dos01       : 能賺大錢 所以一直很想搞那些自己訂出來的規格
推 Ensidia     : 這東西能有啥護城河 台積的晶片難道能比他用的差
→ Ensidia     : 你疊起來了 我看一下你怎麼疊我也疊還是贏你
→ perlone     : 下次推出整個主機板大小的晶片 嚇死你
推 gabriel     : 這不就代表EUV你生不出來只好點別的技能樹
→ silentence  : 就和星際旅行折疊時空比超越光速更實際
→ silentence  : 但也就僅限於理論狀態了
→ okbon66     : https://www.youtube.com/watch?v=0RoilMFL6S4
推 s213092921  : 韜定律移到算力中心還有難度，華為規劃2030才能運用
→ s213092921  : 到升騰算卡
→ okbon66     : 48小時創造一個神話定律
推 create8     : 推，雖然看不懂
→ bnn         : 就 現在TSV pitch太虧 你往上疊同面積有效接線數少
噓 WindSucker  : amd 賣了
→ bnn         : 你當然可以往上疊第三層 每多疊一層卡一次接線密度
推 Yoimiya     : 尼hen棒
推 xammmmm     : 散熱怎麼會是問題 脆上都說完美解決了好嗎
→ generalcivil: 問題是散熱如果是要用金剛石粉這種中國占比9成的材
→ generalcivil: 料，西方跟的起嗎？
→ potionx     : 現在覺得捧殺好像也不錯 有些錯的路死嗑只會死更慘
→ potionx     : 很多例子 藍光led 曝光機 走錯路變賠錢貨 贏家賺走
推 aegis43210  : 西方國家的解法是CFET，一樣是很難的技術路線，但比
→ aegis43210  : 海思這個有機會
→ aegis43210  : 海思這個要用到奈米碳管，材料上就非常昂貴，不是可
→ aegis43210  : 持續發展的模式
推 homerunball : 期待這篇會順便搶房蟲的說竟然沒有
推 selvester   : 2.5D堆疊信噪干擾克服 散熱 不均熱翹曲 蛋雕機率大
→ selvester   : 房蟲點到為止 討論前景不需要嗆 要嗆可能會溯及柯
推 speculator  : 兩片低良率n7在一起 良率應該滿悲劇的
推 selvester   : 剛看完…… 我覺得…嗯…套定律 無論是參與者哪方
推 aegis43210  : 良率上不會悲劇，海思這個是改變設計邏輯，然後用奈
→ aegis43210  : 米碳管把晶片內的廢熱導出來，問題主要是設計難度極
→ aegis43210  : 高和材料昂貴，真的能tape out成功的話，良率肯定好
→ friedpig    : 為了降延遲去堆疊 結果怕熱又要拉開 把堆疊的優勢
→ friedpig    : 丟丟掉了
→ friedpig    : 他這個就是強迫3DIC 其他家的作法比較是2.5D改成
→ friedpig    : 垂直封裝 兩片都會動的東西從水平擺變垂直擺 設計
→ friedpig    : 調整的少
→ friedpig    : 原本做法分層哪邊設計有問題還有機會只修一層 他這
推 aegis43210  : i皇的powervia和GG的SPR，也是為了解決電路干擾和延
→ friedpig    : 樣就整個全部重來了八
→ aegis43210  : 遲問題
→ JoeyChen    : 看FB有人說這問題有散熱跟clocktree
→ friedpig    : 現在3DIC會有的問題都不會少八 現在3DIC也沒普及
→ friedpig    : 只是走高階封裝跟EDA至少能繞過光刻機的問題
→ JoeyChen    : 還有用TSV連不如做在同顆2D晶片
→ friedpig    : 就是要算到底過TSV划不划算阿 所以才要改EDA
→ JoeyChen    : 不過發表出來應該已經能解決一些關鍵問題了吧
推 Westzone    : 推文有人說得好，要搞出這個還不如想辦法搞出土炮
→ Westzone    : EUV，畢竟假設沒問題搞到2030有辦法對齊1.4nm的效能
→ Westzone    : 別人能用EUV的早就用類似方法弄出更強大的微縮晶片
推 jacky40383  : 可能是多線並進，但是EUV短時間搞不出來，先吹別條
→ jacky40383  : 路線
推 ProTrader   : 想法理論很早就有了  挑戰關鍵是能散熱
→ ProTrader   : 覺得可以試  當作成熟製程效能升級的方法
→ ProTrader   : 台積電想先把自己的2.5D走完  中國願意先上值得鼓勵
推 hunt0413    : 恭喜教主賺爛又賺爛
推 huyee       : 只要ceca發一篇 教主就會發一篇 ceca請多發
推 LINPINPARK  : 樓上這叫做 量子糾纏
噓 XMASRICCCH  : 製成才是主要啦，你再怎麼疊，疊成一朵花也沒用
推 qscgg       : 中國是因為現在eda全部自己做才能玩這套嗎？
推 selvester   : 量子漲落 用正經語氣說幹話 vs用幹話語氣說正經 :)
→ friedpig    : 主要還是無奈吧  要提升不是微縮就是高階封裝 目前
→ friedpig    : 微縮還沒到極限 微縮的cp值還是比較高 所以大部分還
→ friedpig    : 是繼續微縮 他們是沒路可以走只好先走高階封裝了
→ friedpig    : 其實走到底大家最後都得做  只是資源那邊投的比較多
→ friedpig    :   先研究哪邊而已