Re: [請益] 第一份工作選擇

[vivid23 (vivid23)]

※ 引述《BangDoll320 (想念)》之銘言：
: 個人覺得 verification 絕對是未來的趨勢
: 可參考 EDA tool vendor 的 slide（不論 S 家或 C 家）
: 以現今開發 SOC 的資源比例，verification 跟 design 已經是 1:1 甚至還超過
: 光看 SNUG 的 topic，2000 年初頭時還有人在討論 digital design
: 現在早就沒人討論那個了（因為已成熟），反而 verification 成為一個專門的項目
: 所以以未來性而言，verification 不用擔心
: 君不見一些外商在台灣不招 design 只招 verification 嗎

Verification 是有越來越受重視的趨勢, 但不表示它以後會變成比 design 重要哦
只是過去專職做驗證的人少, 大多 RD 自己打 direct pattern, 現在因 IC 複雜度高,
在燒錢 (tape out) 之前要儘量確保功能是對的, 所以驗證人員的需求突然大增,
增加到某個程度之後, 應該就會回歸正常了吧

外商在台灣不招 design, 是因為 RD 不擺台灣。
驗證工作比較 modulize, 容易標準化, 工作品質和產出容易量化,
同時作業流程容易複製, 所以在多個地點佈署驗證團隊是可行的

: digital designer 滿街都是，跳大公司不見得比較有機會
: 以我前公司的狀況來說
: 要不是 MTK 前陣子瘋狂徵人，不然其實很多 designer 是進不了 MTK 的
: 而走掉的 verification engineer 不論資歷，都是往更好的公司去

我覺得這是因為有經驗的驗證工程師少, 所以競爭者比較少,
當從事驗證的人夠多的時候, 要進好公司也沒那麼容易的。
這幾年, IC designer 人很多很多了, 要夠好才能進 tier 1 的公司,
驗證工程師人看來還很缺, 而且流動率高 (想轉 design 的人還是比較多),
應該會繼續缺個幾年吧


: 但如果你有考慮 design 轉 verification 的話，那就別浪費時間了
: 整個概念、code 的結構，都是完全不一樣的
: 拿 SystemVerilog + UVM 卻寫的像純 Verilog 寫 direct pattern，這能看嗎？

Design 轉 verification 我倒覺得不錯耶
Verilog 語法的經驗雖然在 UVM 是用不上, 但是做過 design 的人更容易想到該測什麼,
怎麼去打 ip 的極限, 什麼 condition 容易出錯, 是有幫助的

只是, 跟做 design 相比, verification 比較 routine,
工作性質有點像測試機台, 來一個測一個, 雖然每個 ip 的規格還是會不同,
但是做久了要注意的就是那幾類。
有出 bus port 的要測 latency, cmd 的合法性, ready 不連拉時 data 會不會錯...
display ip 的 scaling 和 crop 一定要 cross 起來測, 看會不會做錯...

Routine 的好處就是 schedule 比較好掌握。
一個有經驗的驗證工程師, 生活品質比較可以顧得到, 不需要賣肝。
前提是要能接受枯燥的驗證工作, 並能甘於做配角 (相對於 designer)

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推 ksix: totally agree...目前工作就在驗證中
推 EasyVinus: 你會被全中文粉酸
噓 crazy56: 中文粉已崩潰
噓 QQKKQKQK: 你也會被全英文粉酸
噓 IN5656: 已崩潰等崩潰
→ mvp1943: 大膽 ! 既然敢在鄉民面前 中文混英文 欠酸!!!
推 nicnic12: 看得很辛苦
噓 maybei9: 已暈 ..
推 pymax: 推啊
推 garcia179: 帖主巷子內的喔! 寫的很真切
推 kenjy: veri 的 work 系 有點 scheibe
推 sharkotaru: 認真分析 推~
→ vivid23: 給樓上被中英文夾雜的網友說聲抱歉, 除了 routine 和
→ vivid23: schedule 之外, 其它的都算是專有名詞, 硬要翻中文反而
→ vivid23: 很怪或意思會跑掉
→ vivid23:       (被中英文夾雜搞暈的網友)
→ vivid23: 啊~ tier 1 改成中文也是還好, 不會怪。 bus翻成 "總線"
→ vivid23: 並不會增加可讀性
推 bfm98: 文章這樣寫蠻清楚的阿 訊息分享才是重點吧
推 hbozo: 對想了解的人還蠻有幫助的阿