Re: [請益] ic layout 職缺

[jfsu (水精靈)]

: 我正在想要不要兩間都去面試，假如有上就去練功，不然沒學歷大一點的公司根本不鳥你
: 最怕是進去之後沒經驗值可以吸?會不會有這種情況?
: IC LAYOUT不是門檻不高嗎?怎麼如此難找到工作呀
: 奕力面試過程
: 進去hr接待到小房間作性向測驗、填寫公司格式的履歷表，填寫完之後主管近來面試
: 大學你學了什麼?
: 畫inverter剖面圖
: latch up是什麼?
: 畫出等效SCRs，在剖面圖上畫Rwell&Rpsub
: pmos幾隻腳?
: 為什麼layout上面Nwell把well contact整個包起來
: 什麼是ESC?
: matching問題：電流鏡A=2、B=2(A=4，B=4)你會怎麼擺置，為什麼
: 問你想問的問題
: 我快一半都回答的很爛，甚至不知道，應該也是等收感謝函


layout engineer雖然門檻不高(大專/大學相關科系)，一經錄取的新人，通常不會馬上
讓你畫產品，多半會先從testkey開始，先熟悉CAD Tool(Laker, Calibre, Virtuso)與
該製程的Layout Rule，至少經過一定程度的訓練之後才有可能讓你跟RD合作一起接產品。

所以大部份公司會比較喜歡即戰力，畢竟，產品為了趕schedule與兼顧品質，用新人
的話，風險會很大，RD也得花時間check你畫的layout。

建議你先去上自強工業基金會累積初心者的經驗，或是參加CAD廠商的訓練課程，在
課程結束之後，他們會發mail給底下有購買自家Tool的公司，推薦面試這些學員。

最後，你提到的這些面試問題應該是做為一個layout engineer的基本功。
ex:考你latch-up/ESD，其實是想知道當你畫完某個電路區塊的layout後，是否
有確實圍上guard band/ring？(即使CAD Tool在最後會自動補上這些band)
在畫輸出/輸入電路或是高壓元件的layout時，有注意到ESD元件的畫法與一般電路不同？
類比電路中，OP-Amp或是Bandgap，這些電路都是非常要求matching，不然，出來的
電性結果就會跟原先設計相差很大，甚至是die by die或是wafer by wafer。

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在臺灣，何謂R&D工程師?
1.Reverse and Decap :IC反向工程，去膠，打開封裝，拍照，複製電路佈局。
2.Resign  and Die   :沒死的就操到辭職，沒辭職的就操到死。
3.Rework  and Debug :計畫永遠跟不上變化，變化永遠跟不上老闆的一句話！
4.Relax   and Delay :太過於輕鬆(Relax)，那麼就要有schedule delay的準備！
但是外派到大陸的臺灣郎，晚上是R (鴨)陪客戶，白天是D (豬)任人宰割！

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推 gogoodday: 想請教一下 研究所VLSI LAB 出來就是做Layout嗎
→ gototheptt: 就說大學畢業在做的事了
→ summer08818: 研究所做analog design雖然要畫layout 不過到公司以
→ summer08818: 後 通常是跑spice 然後告訴layout工程師怎麼畫
→ summer08818: 回來跑 post-sim 看有沒有符合, 以及要怎麼改
→ a29831287: 奇怪 ring跟matching怎麼都是我在排 layout照著畫...