→ bcew: 個人覺得舉這例子沒說服力，一般人根本用不到、無感 12/23 00:23
→ jones2011: 正常的資工都能做到吧 12/23 00:24
若認定計算機架構方面屬於資工範疇我認輸QQ
→ bcew: 也許Arduino或其他板子需要硬體知識的例子比較好 12/23 00:28
這不難
→ jones2011: 除非很吃硬體配置參數，不然只是類別不同而已 12/23 00:32
→ bcew: j大，一般的資工應該不會懂可合成RTL吧，雖然不難^^ 12/23 00:34
真的不難只是描述語言
重點在硬體概念
→ jones2011: 換一個說法...Verilog... 12/23 00:40
個人意思其實沒有要戰拉
想表達的是資工電機本根生...XD
※ 編輯: chenyen (140.113.202.167), 12/23/2017 01:23:33
另一方面我覺得
硬體本位的人看到這個
大概會認為這沒甚麼
只要將設計寫成parametric design
接著配合寫script-based的generator
猛猛DER搞定
不過個人覺得從資工本位角度
就如同他們一開始先基於高階語言
發展較為抽象化的硬體描述語言
接著一步一步往下走
完成一個能夠合成 "synthesizable RTL" 的合成器
那麼又有人問
在高階語言上描述硬體結構
不如直接寫HDL就好拉
對拉
寫小東西當然不用這樣搞剛
若寫大一點的系統
通常會用先用高階語言來驗證整塊行為
接著就是出動碼農們
人體C-to-RTL translator...
而若使用高階語言以及應用資工領域所說的design pattern
來建構整個系統的模擬與硬體描述
應會大量減少人力以及人為錯誤
若EDA大廠真的完成這種概念的工具
我覺得島內兜IP賣產品的design house會大量裁員吧XDD
不過獲利應該會爆衝就是
※ 編輯: chenyen (140.113.202.167), 12/23/2017 02:02:17
※ 編輯: chenyen (140.113.202.167), 12/23/2017 02:25:07
推 matyih: 你用不到不代表別人用不到XD 12/23 03:16
→ jones2011: 沒有在市場上推出，不代表沒有... 12/23 09:19
→ jones2011: 畢竟都多久之前的標準了，不是不能賺，是不給別人賺 12/23 09:21
推 fine325011: 可合成的C弄很久了…做不起來結案. 12/23 10:03
→ chenyen: 不是單純的CtoRTLtranslator..... 12/23 10:59
→ vestige1994: C-to-RTL ......intel有作出來阿 12/23 14:44
→ chenyen: 我是不知道有標準，不過問題是怎麼建programming model， 12/23 15:19
→ chenyen: 能夠精準描述硬體結構，但又能在高階語言進一步抽象化， 12/23 15:19
→ chenyen: 所以選則那種高階語言不是主要問題 12/23 15:19