[新聞] 首款可運作的DDR5,Cadence Micron TSMC聯

[BonerOuO (>凸<)]

https://tinyurl.com/y726ogcx

即便 DDR5 預計在今年夏天，才會由 JEDEC 公布最後正式規範，但是相關廠商早已等不
及，利用接近完工的草案版本進行設計量產測試。著名的電子設計自動化公司 Cadence
與 Micron 合作測試第一款可以實際運作的 DDR5 控制器與記憶體顆粒，並使用 TSMC
7nm 製程製造。

JEDEC 預計今年夏天即可推出下一世代動態記憶體 DDR5 正式規範，但是前期設計與測試
驗證早已如火如荼進行當中。電子設計自動化公司 Cadence 與 Micron 合作，在實驗室裡
開發出第一款確實能夠運作的 DDR5 記憶體設備，包含控制器、實體層、記憶體顆粒，記
憶體顆粒為 Micron 設計製造，並由 TSMS 7nm 製程產出。

這款實際可運作的 DDR5 平台實際運作速度為 4400MT/s，相比 DDR4-3200 快上許多，但
是 Cadence 部落格文章提到，DDR5 相對 DDR4 而言依然是以增加容量為主，利用如垂直
堆疊方式讓製造 16Gb 顆粒更為容易，核心記憶體運作方式相較過去沒有太大變化，同樣
使用外部 I/O 提升傳輸速度。DDR5 規格預計將從 4400MT/s 開始，直至 6400MT/s，預計
今年底或是明年初有少部分產品開始使用。

DDR5 相對於 DDR4 記憶體，除了外部 I/O 傳輸速度提升之外，電壓預期將從 +1.2V 降低
至 +1.1V，上拉 VDDQ 設計也會從資料匯流排進一步擴展至位址匯流排。此外由於處理器
Socket、記憶體佈線過長、量產電路板瑕疵、空記憶體模組槽位等不利於訊號傳輸完整性
因素，DDR5 在控制器端資料匯流排也會導入 FFE（Feed-Forward Equalization）、CTLE
（Continuous Time Linear Equalization）、DFE（Decision Feedback Equalization）
等化器技術改善訊號傳輸品質，而 DFE 也會加入至記憶體模組的資料匯流排。


參考連結: https://tinyurl.com/y9npjnam

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※ 編輯: BonerOuO (111.82.168.222), 05/08/2018 23:54:56
推 kkmoon5566: 好強歐,TSMC可以跨領域造DRAM了
→ ballance: 翻譯有錯，TSMC做test chip，Micron做DDR5
→ ballance: 但TSMC有eDRAM的製程可以用
→ geniusw: 這篇會有elton嗎
→ feel159357: 看Elton程式怎麼寫的