→ brucetaco: 1. 老闆說沒辦法 2. 解決老闆 05/30 14:20
→ lazarus1121: 我猜是沒時間讓你玩這個 05/30 14:22
→ newiwgp: 這不可能的原因太多...也許是類比及高速信號太多 05/30 14:28
→ newiwgp: 也許是沒時間讓你這樣搞 你要幾天給出結果? 05/30 14:29
→ newiwgp: 再來PCB要上線 線上人員看你模擬結果就會說OK嗎 05/30 14:29
推 ptta: 當然可以，他不想做而已 05/30 15:08
→ ptta: 查一下PCB ICT 05/30 15:09
→ b10007034: n大，我說得再清楚一點，目前的情況是板子回來之後 05/30 16:53
→ b10007034: 在跑power up timing diagram 05/30 16:54
→ b10007034: 有辦法在打板回來前，先試著驗證看看波型會不會跟公板 05/30 16:55
→ b10007034: 一致嗎? 05/30 16:55
→ b10007034: 公板是 intel skylake 的開發板 05/30 17:01
→ b10007034: 我公司目前是想拿那顆cpu來用，但發覺跟公板不一樣 05/30 17:02
→ b10007034: 所以正在把我們的板子弄到跟公板一樣，我覺得這樣很慢 05/30 17:03
→ acgotaku: 這部分intel自己verification 已經做好啦，輪不到低端的 05/30 19:29
→ acgotaku: 系統廠在搞 05/30 19:29
→ acgotaku: 不然你以為怎麼這麼好有公版可以抄 豪爽呦 05/30 19:31
→ acgotaku: 就算不同頻率crosstalk，也不會影響time diagram 05/30 19:36
→ vacuo: 基本上 intel有 design guild的 power up diagram, 你想做 05/30 20:22
→ vacuo: simulation的最大問題在你不知道 cpu丟出來的 訊號與時間 05/30 20:22
→ vacuo: 。如果這個你可以做到，那你要用 cpld or mcu都可以事先跑 05/30 20:23
→ vacuo: 模擬 timing 05/30 20:23
→ prpure: 系統廠寫verilog驗證PCB? 05/30 21:19
噓 labdog: 剛出社會就來評判人家併購案，快笑死人 05/30 21:30
推 yudofu: PCB沒洗出來來都是用軟體模擬，你自己寫code結果有問題不 05/30 23:08
→ yudofu: 知道是誰的問題 05/30 23:10
→ tonybin: 看你的敘述原po你了解何謂PCB嗎? 05/30 23:11
推 yudofu: 我猜他是想用外部IC模擬他們PCB非公版的部分，但是光那個 05/30 23:13
→ yudofu: 模擬對象的時序要弄到確保一樣有多難只有原PO自己知道，由 05/30 23:15
→ yudofu: 其如果時序圖紙上作業如果都沒信心了、我不曉得怎麼會覺得 05/30 23:16
→ yudofu: 實際模擬出來為什麼會跟data sheet不一樣，你寫錯的機會比 05/30 23:16
→ yudofu: data sheet寫錯的機會高得多了 05/30 23:17
推 ptta: 不是用verilog,應該用hyperlynx或siwave 之類的跑模擬，但是 05/31 07:21
→ ptta: 你還是需要晶片的ibis model 05/31 07:21
推 cajole145: ibis 有些晶片廠亂給...... 05/31 21:07
推 s8081486107: Verilog模擬PCB????????? 06/01 00:16
→ b10007034: 謝p大，這種驗證方式是我看過第二次 06/01 12:58
→ b10007034: 看起來蠻流行這樣做的，感謝 06/01 12:59
推 yudofu: 他們說的模擬軟體是做SI的、跟你做boot up的模擬完全是兩 06/02 07:28
→ yudofu: 回事，建議你再自己說明＂你想要的是甚麼＂再決定方法、因 06/02 07:28
→ yudofu: 為你不熟的情況下做的決定可能不是正確的解法。而且你們如 06/02 07:30
→ yudofu: 果要做主板、也許SI軟體早就買了只是你不知道吧。 06/02 07:31
→ Neistpoint: 看想解決 function 還是電性的問題 06/02 20:01