推 s11qs4: 可以先看車了12/21 15:27
→ fxp87117: 不是產線三寶或帶賽課長都可以拉12/21 15:34
推 Jimmynick: 祖墳冒煙12/21 15:42
推 roger2: 去面了才知道 你也沒其他選擇12/21 15:47
推 goodga: 你要左邊的保時捷 還是右邊的法拉利12/21 16:41
推 waitforeight: 不是帶賽課長都行12/21 16:54
推 piyieen: 請左轉車版12/21 16:57
→ john97611017: 工作內容就畫layout, 薪水跟Dtp其他rd一樣, 也有Dtp12/21 17:10
→ john97611017: 的每月加給, 比進fab爽很多了12/21 17:10
推 smile12372: 爽翻了12/21 17:18
推 lasd: 爽，產線三寶羨慕嫉妒12/21 17:33
→ lp123gbaj: 爽到勃起12/21 17:50
推 x52136213: 可以看車了12/21 17:59
推 andyping: 好想去 沒有tape out壓力 但standard cell 嚴格來說不12/21 19:29
→ andyping: 好畫 算pitch之類的東西 高度一樣之類的12/21 19:29
→ andyping: 因為這種layout 需要釋出給其他design house 做apr用12/21 19:30
請問需要具備什麼專業繪圖軟體嗎？
→ gsy2i7y14: 不算操 不過未來發展也不算好12/21 20:44
推 apttman: 爽領錢12/21 22:21
※ 編輯: z010012 (223.138.163.204 臺灣), 12/21/2020 22:24:01
→ bensheep: 祖墳冒煙是好還是壞啦 12/21 23:17
→ bensheep: std cell 就是壓縮到爆, lib 仔細K 12/21 23:18
→ Lindeman5566: 未來發展會不好嗎 未來要外跳IC廠應該蠻搶手的吧 12/22 00:43
推 andyping: 回原po virtuoso or layout 以及calibre 驗證 大學有修 12/22 10:25
→ andyping: 過vlsi應該會有概念 12/22 10:25
→ andyping: 打錯laker 12/22 10:26
推 andyping: 發展來說只要製程沒有停止發展 就會需要這個工作 所謂 12/22 11:32
→ andyping: apr是指用A fab的std cell library 進行自動繞線 但l 12/22 11:32
→ andyping: ibrary 裡面的layout 還是要人工 12/22 11:32
→ andyping: 不然會很燒錢 12/22 11:32
→ babuarea: 面過無聲卡一封，後來接到產線製程面試，完全亂槍打鳥 12/22 13:09
推 qaz5162: ic廠要有整合經驗吧 這跳design house不一定吃香 12/22 13:36
推 andyping: 沒錯 whole chip跟fab layout 是兩回事 12/22 14:11
→ Qcloud: 這個很賽喔 12/22 18:53
→ Qcloud: 不過比產線那群人好太多了 哈哈 12/22 18:54
推 konkona: 會問這問題代表完全沒有概念 12/22 18:54
推 dogcat782000: 沒有的資訊更操 12/22 19:13
→ andyping: 再補充一下 whole chip通常都是mixed mode circuit 居 12/23 13:29
→ andyping: 多 像analog 蠻多注意事項 mos matching 或是metal 的 12/23 13:29
→ andyping: 線寬之類的 不是驗證過就可以了 線寬太細IC燒掉就GG惹 12/23 13:29
→ andyping: 甚至乾淨和髒的訊號有些必須要分開擺都有 12/23 13:30