→ TsmcEE : lib 09/13 22:26
推 fxp87117 : 其實這個網路上都找得到，動手好嗎 09/13 22:27
推 bombilla : 作業自己做... 09/13 22:28
噓 maxking3388 : 問這個問題也太外行了吧 09/13 22:28
→ OBTea : 怎麼沒問為什麼用Python寫？ 09/13 22:33
噓 choiceurbest: 為什麼不Google呢 09/13 22:34
推 ayn775437403: 去electronics版問 09/13 22:35
噓 bluesox : 建議你修課 保證一定理解 09/13 22:42
推 LaFrante : google就有的東西,自己做作業 09/13 22:44
→ Ethical : 因為爽啊 09/13 22:45
推 lturtsamuel : 把vhdl擺哪裡 09/13 22:59
→ Archier : Turbo C 不好嗎？ 09/13 23:16
噓 uxijgil : 好歹也分享你的看法跟疑問處 09/13 23:36
→ dslite : 推薦Boland C 09/13 23:38
噓 ak532892 : 作業文 09/13 23:58
→ hsnuyi : 改IP用Verilog 幫DV修正AIP用SV 跟Arm co-sim用Sy 09/14 01:04
→ hsnuyi : sC 外加寫script用Perl 四個願望一次滿足 09/14 01:04
噓 wju1230 : RTL你可以寫C阿 至少看很多人都當C寫 XD 09/14 02:23
推 GarySu1104 : VHDL也可以用 09/14 03:21
噓 book7 : 作業自己做 09/14 05:12
→ antis : 作業文 09/14 06:56
推 el3qu4 : Verilog 優缺點網路上都找得到… 09/14 11:37
噓 hj980036 : 自己的作業自己做 09/14 13:26
→ delaluna : RTL當C寫應該會直接爆炸吧@@ 09/14 14:47
噓 f1256421 : 我寫verilog都for迴圈開爆 09/14 15:50
噓 zles966218 : 我直接把verilog當軟體在寫 09/14 17:00
推 hamerted : 其實我猜原po只是真的菜了一點而已，這個問題也不 09/14 17:59
→ hamerted : 算是很爛啦，幫你補個血 09/14 17:59
推 fxp87117 : 不合成沒差啦，要syn的話... 09/14 18:02
推 Leo930057 : 幫補個血，沒真的都用過， 09/14 19:45
→ Leo930057 : 很難知道實際差別QQ 09/14 19:45
推 foodordertw : 生態不一樣 09/14 21:23
推 luckyBF : verilog 我都自己寫爆迴圈 09/15 01:01
噓 fallen01 : 您會不會刪文 09/18 01:33