推 damneye : 趁現在多休息陪家人，讓自己放鬆一點 03/20 10:43
推 den7 : 數位IC的哪部門？只做前段是差不多的 03/20 10:51
→ TsmcEE : 放心啦 這兩年多的跟你一樣 進來被做de dv都有 03/20 10:55
推 GymRat : 都有製程來M做數位IC了 03/20 10:56
推 lolo0129 : 有人連verilog 是什麼都不知道也可以被錄取，這種 03/20 10:57
→ lolo0129 : 天選之人也都能當DE了，安拉（二三線IC廠的真實事 03/20 10:57
→ lolo0129 : 蹟） 03/20 10:57
推 tkhan : 有人verilog當C寫都能進來了 03/20 11:09
推 luckyBF : 不知何時可以看到有人把verilog 當python 寫 03/20 11:25
推 ctct0513 : verilog 學很快啦 怕啥 03/20 11:57
推 fxp87117 : 我還看過三線廠收了一個物理碩連二進位都不知道是 03/20 11:59
→ fxp87117 : 什麼的進去當DE，這時代沒什麼不可能了 03/20 11:59
推 kenhsu28 : 不要害怕，數位IC部門裡面也是有人專門在繞FPGA的 03/20 11:59
→ easych : XD永遠記得前輩說Verilog 就當C寫就好啦 03/20 12:54
推 ArgoVesta : FPGA也是數位IC設計的一環啊… 03/20 13:02
→ ArgoVesta : 話說還有人會把Ptt ID跟其他社群ID取一樣的哦好好笑 03/20 13:03
推 lysing12 : 樓上 超多的好嗎XD 03/20 13:05
推 HenryLin123 : verilog當C寫一個for loop就爆炸了。 03/20 13:34
→ StrKO : 不要怕 2.3線未來中文系都可以進去當DE 03/20 14:03
推 Max112358 : 當C寫，要存數據怎麼辦，reg [1023:0] var[1023:0] 03/20 14:05
→ Max112358 : ; 03/20 14:05
→ StrKO : 還有數位IC也要懂FPGA 出家是啥意思? 03/20 14:07
→ freef1y3 : 根本只需要reg就好 不懂在那分reg wire幹嘛 03/20 14:12
推 mmonkeyboyy : logic 03/20 14:26
推 supersu1a : 求示範只用reg寫完一個module 03/20 14:28
推 ArgoVesta : 看來上面有某樓就是雜魚哈哈 03/20 14:33
→ ArgoVesta : Wire跟reg可以混為一談真猛 03/20 14:34
→ ArgoVesta : 你要這樣寫也沒差 看你code的人會很衰而已 03/20 14:35
→ freef1y3 : 只用reg寫module怎麼辦不到 把assign移到always而已 03/20 14:40
推 ArgoVesta : 對 不是辦不到 但這就跟智障沒兩樣 一看就知道是雜 03/20 14:41
→ ArgoVesta : 魚的寫法 03/20 14:41
推 mmonkeyboyy : 我都用logic 這樣算鹹魚嗎？ 03/20 14:44
→ freef1y3 : 就算不是雜魚寫的 你看到他用reg也不代表是FF 03/20 14:45
→ freef1y3 : 還不是要去看是在哪裡設值 03/20 14:45
→ freef1y3 : 要區分就是用命名區分 不然就是語言規範FF型別只能 03/20 14:50
→ freef1y3 : 在sequentail block賦值 03/20 14:50
→ freef1y3 : 搞一個reg wire根本不上不下 03/20 14:51
推 mmonkeyboyy : 所以用logic 啊 03/20 14:52
→ freef1y3 : verilog就是個很過時的語言 03/20 14:52
→ mmonkeyboyy : 但可讀性來說 assign 還是很重要 03/20 14:53
→ freef1y3 : 可惜敝司的synthesis flow吃不了system verilog 03/20 14:55
推 mmonkeyboyy : 三大還有不能吃的？ 03/20 14:57
→ freef1y3 : 啊知 可能有些選項沒開吧 03/20 14:58
→ mmonkeyboyy : 很久以前就有在推類似comb ff latch 這種寫法在veri 03/20 14:59
→ mmonkeyboyy : log 上 好 debug, 03/20 14:59
→ mmonkeyboyy : 最終版都過五年了….orz 我印象中都吃，連verilator 03/20 15:03
→ mmonkeyboyy : 都吃了 只剩下iv yosys 這種吃一半的 03/20 15:03
→ freef1y3 : 我們這裡要手動把unique if轉成and or 哈哈 03/20 15:05
推 douya : system verilog package+for loop當c 寫也不是不行 03/20 15:27
→ douya : 呀 03/20 15:27
→ hsnuyi : M某subsystem就是CS博士開發的啊 滿滿的C-style 這 03/20 18:03
→ hsnuyi : 裡都是學生嗎...? 03/20 18:03
→ samm3320 : 寫到這麼抽象ECO會不會很痛苦啊 03/20 18:32
→ samm3320 : 我們經驗不夠都還不敢拉到這麼高階 03/20 18:32
噓 smile12372 : 我就爛 03/20 19:34
→ smile12372 : 都不會 03/20 19:34
推 B09123123 : 前輩講的是真的嗎 小時候讀錯讀到非VLSI/CAD都超怕 03/20 19:56
→ B09123123 : 連二三線IC都進不了 03/20 19:56
推 mmonkeyboyy : 你只用unique if沒搭對的sv, 會有非單一問題 所以 03/20 22:58
→ mmonkeyboyy : 所叫讓你該用這個合理XD 很久以前我也會這樣建議 03/20 22:58
→ mmonkeyboyy : c-style沒問題啦 不要用c思考就好 而且用在dv很正 03/20 22:59
→ mmonkeyboyy : 常也很正確啊XD 03/20 22:59
→ z32766 : 有遇過三個月就待不下去的（壓力大到無法睡 03/21 10:29
推 dakkk : 要用邏輯閘觀點寫 就要用verilog吧 03/21 11:26
→ dakkk : 除非沒在管timing跟gatecount 03/21 11:26
推 ndsy : 請想問一下前輩，目前只用Xilinx 整合程式用C寫FPGA 09/01 12:13
→ ndsy : 的封包，想學其中的VHDL/Verilog要從何下手，謝謝 09/01 12:13