Re: [請益] 面試被問後段製程為什麼半導體蓋那麼高

[poemsing (___)]

※ 引述《mytaiwan (轉角遇到困難)》之銘言：
: 如題，面試某科技廠時被問CMP和BEOL這些方向，結果人資問BEOL為什麼要蓋那麼高（
示
: 意圖）我說訊號傳遞，人資說能不能再清楚一點，然後我也不知道怎麼掰了。回到家還
是
: 在想為什麼要一直堆疊，可是谷歌的結果也是沒答案，各位鄉民知道嗎？
: https://i.imgur.com/EGNtsRB.jpg


認真回覆你的問題，不要說Ptt沒有溫暖

1. 以銅製程CMOS Logic製程而言，channel size從80nm＞55＞40＞28＞20＞1x FinFet，
Device尺寸一直微縮，對應就是你BEOL金屬 routing線就跟著約細密，
然後DUV黃光曝光有極限，當難以Routing時，就會把走線往上延伸一層，
有點類似BEOL 的Metal +Via當contact用。
BTW, 最容易理解的範例就是去找COMS製程內通用的6T SRAM layout 來看，就會看到是其
需要3層Metal來完成，因為Bit
size太細，M1只是將contact 往上拉騰出空間，M2和M3分別完成BL和WL的走線。

2.部分High voltage製程，為了避免金屬走線電壓差過大，所以必須讓開Metal
 space，當空間不足以routing時，就必須往上畫。

3.部分RF元件，必須使用電感，因此會有超厚metal的使用。

4.製程需要電容，其中MOM，就是需要METAL和METAL夾的寄生電容。

總結，
一般成熟的CMOS Logic製程都會提供多種metal option給客戶用，不乏有1P10M的選項，
但是越多層Metal，成本越高，cycle time越長，所以能少一層是一層

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※ 編輯: poemsing (118.231.146.46 臺灣), 12/14/2022 19:09:36
※ 編輯: poemsing (118.231.146.46 臺灣), 12/14/2022 19:11:56
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※ 編輯: poemsing (118.231.146.46 臺灣), 12/15/2022 00:23:39
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→ zoo0602     : RDL的概念？
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→ raya61305   : 些design rule需要讓metal往上畫
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→ raya61305   : HR不會懂那麼多啦呵 頂多一些工程師半路出家的了解
→ raya61305   : 一些基本的
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→ leonard5112 : 人懂，希望他們能看到這篇
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推 kriz        : bump
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推 summer08818 : 面積做大一點 等於你每片Wafer能裝的die數量變少阿
→ summer08818 : die越大你封裝也越大 上板子面積就跟著大了
→ summer08818 : 簡單比喻以前手機拿黑金剛 就是因為裡面元件很大
推 transforman : 推跟我想得差不多
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→ luche       : 戶數越多 可以賣比較多錢 這樣有回答到?
推 hung0925    : 專業中肯
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→ leo255112   : 拿都市來比喻，無法水平發展，那就蓋高樓
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噓 pttano      : 人資：回答那麼認真浪費我的時間，砍月薪五千
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