推 timer000: 感謝分享~我往這方面研讀看看 61.230.219.84 07/20 22:20
※ 引述《timer000 (祝我們平安^_^)》之銘言：
: 小弟已在RF領域工作數年,
: 研究所的專精比較偏電磁學領域,
: 電子學大學有讀,但是這幾年忘了很多
: 前幾天主管突然要我跟大家報告,
: 為何再調LOAD PULL時,
: PAE好,ACLR就會差的原因(也就是線性度差)
: 結果小弟花了許多時間,
: 找到的資料都是對具體現象的描述,
: 還回去重念電子學,結果發現電子學幾乎沒提到線性度的問題
: 連三階諧波都沒提到= =
: (我念到CMOS放大器如何組成,對線性度的問題,幾乎沒討論)
: 當3G PA(A類PA)接近飽和區時,Pdc會降
: (但為什麼會降,找不到什麼具體的資料)
: 當3G PA接近飽和區時,線性度會降
: (有資料提及,這和元件特性非理想有關
: 各頻率會有不同的GAIN值,但為何越遠離飽和區,這問題就會變小?)
: 想請問各位,有沒有更好的說法> <
: 這兩天都躲在家裡K書,還找不到什麼答案...
建議樓主可以從PA circuit design 看，一般RF system比較少討論這一點，這問題屬於P
A design的基本概念，所以paper上通常都不會討論這概念。
簡單的回答樓主的問題。
首先，
PAE = （Pout - Pin）/ Pdc
Pdc 基本不變，假設你的bias都fix 了，唯一可以提升PAE的就是increase Pout， 這應
該很明顯。問題就出在這。當你的訊號大到一定的程度時，你的 peak to peak 訊號會 c
lipping。這clipping 就產生了 non linearity 因而導致 ACLR performance 下降。
我懶得打太多，如果想要很仔細的理解的話，建議樓主從基本的PA circuit level desig
n 下手會比較簡單。只要看懂了 classA 和 B 應該就OK了。公式自己推一推就不難解釋
這問題了。
希望有回答到你的問題。
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